专利名称：在杂质扩散区之间具有减小的寄生电容的半导体器件的制作方法
技术领域：
本发明涉及半导体器件，尤其涉及在半导体衬底中形成的两个邻近的杂质扩散区之间具有减小的寄生电容的半导体器件。
背景技术：
图11A是作为一种光传感器的光电二极管的截面图。在p型硅衬底100的表面上形成由n型硅构成的外延层101。在n型外延层101的表面上形成场氧化膜102以限定多个有源区。
在一个有源区中(在图11A的中心区域中的有源区)，形成多个n型阴极区103，彼此隔开一定的距离。在两个邻近的阴极区103之间，形成p型分隔区104。用抗反射膜105覆盖形成有阴极区103和分隔区104的有源区104的表面。
在邻近形成有阴极区103的有源区的每一有源区(图11A中右侧和左侧的有源区)中形成p型阳极引线区106。p型阳极引线区106的底部到达p型硅衬底100。
阴极区103和p型硅衬底100构成光电二极管。p型硅衬底100用作光电二极管的阳极。
这种光电二极管作为光拾取器件被广泛应用，与光电转换器件(典型地是光盘，例如DVD和CD)一起应用，作为具有光电转换功能的光传感器。随着激光束的波长变得更短，期望与光盘一起应用的光传感器能够高速工作。为了实现稳定的高速工作，期望减小光传感器中各种类型的寄生电容和防止漏电流。
如图11A所示的光传感器在阴极区103和邻近的阳极区106之间、在阴极区103和p型硅衬底100之间和在阴极区103和分隔区104之间具有寄生电容。为了确保稳定的高速工作，期望减小这些寄生电容。
图11B是寄生电容被部分地减小的常规光传感器的截面图。在阴极区103和阳极引线区106之间，形成通过场氧化膜102的沟槽108，沟槽到达p型硅衬底100的表面层。在沟槽108的底部和内侧壁上形成硅氧化膜，并用多晶硅填充沟槽108。
在p型硅衬底100和n型外延层101的与沟槽108接触的区域中形成p型高杂质浓度区109。此p型高杂质浓度区109防止漏电流经由沟槽108底部流动。
因为在沟槽108的侧壁上形成介电常数低于硅介电常数的薄氧化硅膜，可以减小在阴极区103和阳极引线区106之间的寄生电容。
虽然可以减小在如图11B所示光传感器的阴极区103和阳极引线区106之间的寄生电容，但是不能减小在阴极区103和p型硅衬底100之间和在阴极区103和分隔区104之间的寄生电容。
因为p型高杂质浓度区109形成在沟槽108周围，在阴极区103和p型高杂质浓度区109之间新形成了寄生电容。
发明内容
本发明的目的是提供一种在两个相反导电类型的杂质扩散区之间具有减小的寄生电容的半导体器件。
根据本发明的一个方面，提供一种半导体器件，包括至少具有由第一导电类型半导体构成的表面层的下层衬底；第一层，形成在下层上或上方且由电阻高于下层衬底表面层电阻的半导体构成；第一杂质扩散区，形成在第一层的部分表面区中且掺杂有与第一导电类型相反的第二导电类型的杂质，第一杂质扩散区没有到达下层衬底的表面；第二导电类型的第二杂质扩散区，设置在第一层中且在面内方向上与第一杂质扩散区隔开一定的距离，第二杂质扩散区到达下层衬底的表面；和第一分隔区，设置在第一和第二杂质扩散区之间且包括在第一层中形成的沟槽和至少在沟槽的部分内部区域中设置的介电材料。
在第一杂质扩散区和下层衬底之间设置具有高电阻的第一层。因此可以减小在第一杂质扩散区和下层衬底之间的寄生电容。因为介电材料设置在构成第一分隔区的沟槽中，可以减小在第一和第二杂质扩散区之间的寄生电容。
图1是根据第一实施例光传感器的平面图。
图2是根据第一实施例光传感器的截面图。
图3是在第一实施例光传感器的沟槽侧面沿深度方向的杂质浓度分布示图。
图4是在第一实施例光传感器的沟槽和分隔区之间的结区截面示图。
图5是根据第二实施例光传感器的平面图。
图6是根据第三实施例光传感器的平面图。
图7是根据第四实施例光传感器的平面图。
图8是根据第五实施例光传感器的平面图。
图9是根据第六实施例光传感器的平面图。
图10A到10G是说明具有与双极晶体管集成的第一实施例光传感器的半导体器件的制造方法的截面图。
图11A和11B是常规光传感器的截面图。
具体实施例方式
图1是根据本发明第一实施例半导体光传感器的平面图。在半导体衬底的表面层中设置其平面形状与正方形的外围形状一致的沟槽2。分隔区3与由沟槽2限定的正方形的相对两边的中心相互连接以把沟槽2的内部分割成四个区。分隔区3的末端与沟槽2的侧壁邻接。
阴极区1a到1d设置在由分隔区3分割的四个区中。设置1a到1d的每一个阴极区与沟槽2和分隔区3隔开一定的距离。阴极区1a到1d的表面和分隔区3由正如后面将要说明的抗反射膜覆盖。穿过与阴极区1a到1d相对应并在其内部的抗反射膜形成电极引线开口4a到4d。
一个阳极引线区5环绕沟槽2的外侧。另一个沟槽6环绕阳极引线区5的外侧。
图2是沿图1所示的点划线A2-A2的截面图。在具有1×1014到1×1018cm-3杂质浓度的p型硅衬底10的表面层中，掺杂p型杂质以形成具有大约1×1017cm-3峰值浓度的p型高杂质浓度层11。在该p型高杂质浓度层11上形成p型外延层12，p型外延层12大约10到20μm厚，在它的上表面侧的p型杂质的浓度等于或低于1×1014cm-3。在p型外延层12上形成具有大约5×1015cm-3杂质浓度和0.8到2μm厚度的n型外延层13。
在n型外延层13的表面上形成场氧化膜15以限定多个有源区。
在如图2所示的中心有源区中的n型外延层13中形成n型阴极区1a和1b。虽未在图2中画出，阴极区1c和1d也形成在该有源区中。阴极区1a-1d是掺杂有磷并具有1×1015到1×1020cm-3杂质浓度的n型杂质扩散区。阴极区1a到1d到达p型外延层12的上表面。也可以应用阴极区1a到1d不到达p型外延层12的上表面的结构。
在阴极区1a和1b之间的n型外延层13中形成分隔区3。分隔区3是掺杂有硼并具有1×1016到1×1020cm-3杂质浓度的p型杂质扩散区。分隔区3与阴极区1a和1b电隔离并防止了在其间的漏电流流动。优选使分隔区3的深度等于或浅于阴极区1a-1d的深度。
在阴极区1a和1b形成于其中的有源区的表面上形成抗反射膜16。抗反射膜16具有氧化硅膜和氮化硅膜的双层结构以减低相对于在接收波长范围内的光的反射率。
在与阴极区1a和1b形成于其中的有源区相邻的有源区中形成阳极引线区5。阳极引线区5是掺杂有硼并具有1×1016到1×1020cm-3杂质浓度的p型杂质扩散区。阳极引线区5从n型外延层13的上表面延伸到p型高杂质浓度层11。正如后面将要说明的，通过两个离子注入过程形成阳极引线区5，其中一个过程在形成n型外延层13之前而另一个过程在形成n型外延层13之后。
在阴极区1a和阳极引线区5之间和在阴极区1b和阳极引线区5之间施加反偏电压。
在阴极区1a和1b设置于其中的有源区和阳极引线区5设置于其中的有源区之间形成沟槽2。形成另一沟槽6以与沟槽2一起环绕阳极引线区5。沟槽2和6延伸到稍微浅于p型高杂质浓度层11和p型外延层12之间边界的深度并具有大约1μm的宽度。在沟槽2和6的底部及内部侧壁上形成大约0.3μm厚的氧化硅膜18。多晶硅填充物19被掩埋到沟槽2和6中。
在接触沟槽2和6的p型外延层12的部分区域中形成重掺杂有硼的沟道停止扩散区20。n-沟道停止扩散区20具有1×1016到1×1018cm-3的硼杂质浓度。n-沟道停止扩散区20减小了沿沟槽2的底部和侧壁流动的漏电流。
在上述第一实施例的光传感器中，光电二极管由p型外延层12和作为阳极的p型高杂质浓度层11和作为阴极的阴极区1a和1b构成。具有高电阻的p型外延层12设置在阴极区1a和p型高杂质浓度区11之间。因此在阴极和阳极之间的寄生电容较图11A和11B所示的常规光传感器显著减小，在常规光传感器中阴极区103和p型衬底(阳极)100直接接触。
在阴极区1a和阳极引线区5之间设置沟槽2。因为设置在沟槽2中的氧化硅膜18的介电常数低于硅的介电常数，可以减小其间的寄生电容。在面内方向上在衬底中与阳极引线区5隔开一定的距离设置沟槽2。因此，可以提高寄生电容缩减效应。可以采用由介电常数低于硅介电常数的介电材料构成的其它膜代替氧化硅膜。
图3是在图2所示沟槽2的侧面上沿深度方向的杂质浓度分布示图。横坐标表示杂质浓度，纵坐标表示深度。虚线21示出当形成n型外延层1 3时掺杂的n型杂质的浓度。实线22示出当形成p型外延层12时掺杂的p型杂质的浓度。实线23示出当形成n-沟道停止扩散区20时掺杂的p型杂质的浓度。
在虚线21和实线22之间的交叉点对应于n型外延层13和p型外延层12之间的界面。被掺杂以形成n-沟道停止扩散区20的p型杂质停留在p型外延层12中而没有扩散到n型外延层13。即，把n-沟道停止扩散区20设置为与n型外延层13在深度方向上分隔一定的距离并形成在p型外延层12中。结果，可以抑制在阴极区1a和n-沟道停止扩散区20之间寄生电容的增加。
沟槽2可以制得更深以仅在接近沟槽2的底部设置n-沟道停止扩散区20。利用这种结构，在阴极1a和n-沟道停止扩散区20之间的寄生电容可以进一步减小。为了实现该结构，如图2所示的沟槽2可以制得比沟槽6更深。
回到图1，n-沟道停止扩散区25设置在包括分隔区3和沟槽2之间界面的区域中。
图4是沿如图1所示的点划线A4-A4的截面图。在有源区中设置分隔区3而且分隔区3没有延伸到场氧化膜15之下。在分隔区3和沟槽2之间的场氧化膜15之下设置n-沟道停止扩散区25。n-沟道停止扩散区25是掺杂有硼的p型杂质扩散区并具有大约1×1017cm-3的杂质浓度。
n-沟道停止扩散区25可以减小漏电流通过如图1所示的沟槽2的侧区域在邻近阴极区例如阴极区1a和1b之间流动。
图5是根据第二实施例光传感器的平面图。在如图1所示的第一实施例中，在阴极区1a-1d和阳极引线区5之间单一地设置沟槽2，而在第二实施例中，设置双重沟槽2A和2B。即沿着分隔阴极区1a-1d和阳极引线区5的方向设置两个沟槽。其它结构与第一实施例的光传感器结构相同。
通过设置两个沟槽可以进一步减小阴极区1a-1d和阳极引线区5之间的寄生电容。也可以设置三个或更多的沟槽。
图6是根据第三实施例光传感器的平面图。在如图1所示的第一实施例中，沟槽2的宽度是大约1μm，而在第三实施例中，在阴极区1a-1d和阳极引线区5之间设置的沟槽2C的宽度制得更宽。因此阴极区1a-1d和阳极引线区5之间的距离比第一实施例光传感器的长。其它结构与如图1所示的第一实施例的光传感器结构相同。即，环绕阳极引线区5的外围的沟槽6的宽度与第一实施例光传感器的沟槽6的宽度相同。
通过扩大沟槽2C的宽度使其宽于第一实施例的沟槽2的宽度，可以减小阴极区1a-1d和阳极引线区5之间的寄生电容。如果在沟槽2C的底部和内侧壁上形成的氧化硅膜制得较厚，可以进一步提高寄生电容缩减效应。氧化硅膜可以填充到沟槽2C的整个内部空间中。
图7是根据第四实施例光传感器的平面图。在如图1所示的第一实施例光传感器中，如图2所示分隔区3是p型杂质扩散区，而在第四实施例中，分隔区3A是由沟槽和填充沟槽的填充物构成。构成分隔区3A的沟槽是从设置在阴极区1a-1d和阳极引线区5之间的沟槽2分支出来的。通过采用沟槽结构的分隔区3A，可以减小第一实施例的在阴极区1a-1d和分隔区3之间的寄生电容。
图8是根据第五实施例光传感器的平面图。在如图1所示的第一实施例中，在阴极区1a和阳极引线区5之间设置的沟槽2与在邻近的阴极区1b和阳极引线区5之间设置的沟槽2是连续的，而且分隔区3的末端与沟槽2的侧壁邻接。
在第五实施例中，在两邻近的阴极区例如阴极区1a和1b之间的分隔区3B到达阳极引线区5。即，分隔区3B的末端与阳极引线区5的侧壁邻接。因此，通过分隔区3B分隔在阴极区1a和阳极引线区5之间的沟槽2D和在阴极区1b和阳极引线区5之间的沟槽2E。沟槽2D和2E的末端与分隔区3B的侧壁邻接。在阴极区1c和阳极引线区5之间的沟槽2F和在阴极区1d和阳极引线区5之间的沟槽2G具有与沟槽2D和2E相同的结构。其它结构与第一实施例光传感器的结构相同。
在第一实施例中，漏电流可以通过沟槽2的侧区域在阴极区1a和1b之间流动。在第五实施例中，通过分隔区3B分隔在阴极区1a和阳极引线区5之间的沟槽2D和在阴极区1b和阳极引线区5之间的沟槽2E。因此可以防止漏电流沿沟槽2的侧区域流动。
图9是根据第六实施例光传感器的平面图。在如图8所示的第五实施例中，在阴极区1a和阳极引线区5之间单一地设置沟槽2D，而在第六实施例中，与第五实施例的沟槽2D对应的沟槽2H沿分隔阴极区1a和阳极引线区5的方向具有双重结构。其它沟槽2I，2J和2K也具有双重结构。其它结构与如图8所示的第五实施例光传感器的结构相同。
通过使在阴极区1a和阳极引线区5之间设置的沟槽2D具有双重结构，可以减小在1a和5这些区域之间的寄生电容。
接着，参照图10A到10G将说明第一实施例光传感器的制造方法。在下面说明的方法中，用于放大由光传感器产生的光电流的双极晶体管与光传感器同时形成在同一衬底上。
如图10A所示，把硼离子注入到具有大约40Ωcm电阻率的p型硅衬底10的表面层中以形成具有大约1×1019cm-3表面杂质浓度的p型高杂质浓度层11。在该p型高杂质浓度层11上，通过化学汽相淀积(CVD)形成高电阻p型外延层12，该层具有大约1×1014cm-3的表面杂质浓度。
把硼离子注入到p型外延层12的部分区域中以形成阳极引线掩埋区5a。阳极引线掩埋区5a到达p型高杂质浓度层11且与在p型外延层12中的如图2所示的阳极引线区5相对应。阳极引线掩埋区5a具有1×1016cm-3到1×1018cm-3的杂质浓度。
如图10B所示，把磷离子注入到p型外延层12的部分区域中以形成n型p-沟道停止扩散区30。p-沟道停止扩散区30设置在p型外延层12中且没有到达p型高杂质浓度层11。在p-沟道停止扩散区30中的磷的浓度是1×1016cm-3到1×1018cm-3。控制磷的浓度以确保在p型高杂质浓度层11和p-沟道停止扩散区30之间以及在将在p-沟道停止扩散区30中形成的pnp晶体管的集电极区和p-沟道停止扩散区30之间足够的击穿电压。
接着，把锑离子注入到p型外延层12的部分区域中以形成n型掩埋扩散区31。同时，形成与p-沟道停止扩散区30连续的n型掩埋扩散区32。n型掩埋扩散区31和32的锑浓度是1×1018cm-3到1×1020cm-3。
把硼离子注入到p-沟道停止扩散区30的表面层的部分区域中以形成p型掩埋扩散区33。同时，把硼离子注入到与如图1所示的分隔区3对应的区域中以形成下分隔区。p型掩埋扩散区33和下分隔区3a的硼浓度是1×1016cm-3到1×1018cm-3。
在p型外延层12上，通过CVD形成0.8到2μm厚度的n型外延层13。n型外延层13的n型杂质浓度是大约5×1015cm-3。
把硼离子注入到与p型掩埋扩散区33接触的n型外延层13的部分区域中以形成p型阱35。同时，把硼离子注入到与阳极引线掩埋区5a接触的n型外延层13的部分区域中以形成上阳极引线区5b。p型阱35和上阳极引线区5b的硼浓度是1×1016cm-3到1×1018cm-3。阳极引线掩埋区5a和上阳极引线区5b构成如图2所示的阳极引线区5。
如图10C所示，在n型外延层13的表面上形成用于硅的局部氧化(LOCOS)的掩模图形40。掩模图形40具有氧化硅膜和氮化硅膜的双层结构。把硼离子注入到形成如图1所示的n-沟道停止扩散区25的区域中。n-沟道停止扩散区25的硼浓度是大约1×1017cm-3。因为在LOCOS之前注入硼离子，n-沟道停止扩散区25也设置在随后工艺中将形成的场氧化膜之下。
通过采用掩模图形40作为掩模，n型外延层13的表面被局部氧化。
如图10D所示，由此形成了场氧化膜15并限定了有源区。场氧化膜15的厚度是大约600nm。接着，形成如图1所示的沟槽2和6。同时，在设置pnp晶体管的有源区41b和设置npn晶体管的有源区41a之间的界面区域中形成沟槽42。
在形成沟槽之后，注入硼离子以形成如图2所示的n-沟道停止扩散区20。硼的浓度是1×1016cm-3到1×1018cm-3。
形成氧化硅膜以覆盖沟槽2，6和42的内部表面和衬底表面。形成多晶硅膜以掩埋沟槽2，6和42的内部。深刻蚀(etch back)氧化硅膜和多晶硅膜以只保留沟槽中的氧化硅膜和多晶硅膜。在衬底的整个表面上形成氧化硅膜以用氧化硅膜覆盖沟槽中多晶硅膜的上表面。
在衬底的整个表面上形成抗反射膜16。抗反射膜16具有氧化硅膜和氮化硅膜的双层结构。例如通过热氧化和CVD形成这些层。
把硼离子注入到在下分隔区3a之上的n型外延层13中以形成上分隔区3b。硼的浓度是1×1016cm-3到1×1020cm-3。下分隔区3a和上分隔区3b构成了如图2所示的分隔区3。接着，注入磷离子以形成阴极区1a。磷的浓度是1×1015cm-3到1×1020cm-3。可以用砷或锑代替磷。通过考虑光电二极管的灵敏度和响应速度恰当地确定分隔区3和阴极区1a的杂质浓度。
将说明直到如图10E所示结构的工艺。穿过在电极形成位置处的抗反射膜16形成开口。在整个衬底表面上形成大约300nm厚的第一层多晶硅膜。构图该多晶硅膜以保留第一层多晶硅膜45，第一层多晶硅膜45覆盖通过抗反射膜16形成的开口。在覆盖阴极区1a表面的抗反射膜16上也保留多晶硅膜45。
把磷离子通过多晶硅膜45注入到npn晶体管的集电极区43。磷的浓度是1×1019cm-3。集电极区43到达n型掩埋扩散区31。同时，形成n型引线区44到达n型掩埋扩散区32。
把用于形成外部基极的硼离子注入到覆盖npn晶体管设置于其中的有源区的多晶硅膜45a中。把用于形成外部基极的磷离子注入到覆盖pnp晶体管设置于其中的有源区的多晶硅膜45b中。硼和磷的浓度是大约1×1019cm-3。
在衬底的整个表面上形成由氧化硅构成的层间绝缘膜46。通过层间绝缘膜46形成发射窗46a和46b。通过发射窗注入离子以横向连接内部和外部基极。在发射窗46a和46b的内部侧壁上形成侧壁隔离层。
接着，把用于形成内部基极的离子通过发射窗46a和46b注入到n型外延层13的表面层中。把硼离子注入到npn晶体管的内部基极47中，把磷离子注入到pnp晶体管的内部基极48中。硼和磷的浓度是大约1×1018cm-3。
在离子注入之后，实施退火工艺。用该退火工艺，在多晶硅膜45a中的硼离子扩散到n型外延层13的表面层中以形成外部基极49。类似地，在多晶硅膜45b中的磷离子扩散到p型阱35的表面层中以形成外部基极50。
如图10F所示，在层间绝缘膜46上形成第二层多晶硅膜。把磷离子注入到设置有npn晶体管的多晶硅膜的部分区域，把硼离子注入到设置有pnp晶体管的部分区域。磷和硼的浓度是1×1019cm-3到1×1020cm-3。构图多晶硅膜以保留在发射窗46a和46b中由多晶硅构成的发射极51和52。通过退火工艺使在发射极51和52中的杂质扩散到n型外延层13的表面层中。
为了形成用于晶体管的集电极，基极和发射极，光电二极管的阴极和阳极等的引线电极，穿过层间绝缘膜46形成开口。在这些开口中形成第一层铝电极55。在第一层层间绝缘膜46上形成由氧化硅构成的第二层层间绝缘膜60。为了形成用于npn晶体管的基极的引线电极，通过第二层层间绝缘膜形成开口。在该开口中形成第二层铝电极56。在第二层间绝缘膜60上形成由硅酸盐玻璃和氮化硅构成的覆盖膜61。
如图10G所示，在光电二极管光接收区域中形成穿过从覆盖膜61到第一层层间绝缘膜46三层的开口。同时，覆盖抗反射膜16表面的第一多晶硅膜45用作刻蚀停止层。在形成开口之后，除去在抗反射层16上的多晶硅膜45。
用这种制造方法，在形成p型掩埋扩散区33的同时形成下分隔区3a。在形成p型阱35的同时形成上阳极引线区5b。因此可以尽可能地抑制制造步骤数量的增加。
已经结合优选实施例说明了本发明。本发明不仅仅限于上述实施例。明显地，本领域技术人员可以作出各种变化、改进、组合等。
权利要求
1.一种半导体器件，包括至少具有由第一导电类型半导体构成的表面层的下层衬底；第一层，形成在所述下层上或上方且由具有电阻高于所述下层衬底表面层电阻的半导体构成；第一杂质扩散区，形成在所述第一层的部分表面区中且掺杂有与第一导电类型相反的第二导电类型的杂质，所述第一杂质扩散区没有到达所述下层衬底的表面；第一导电类型的第二杂质扩散区，设置在所述第一层中且在面内方向上与所述第一杂质扩散区隔开一定的距离，所述第二杂质扩散区到达所述下层衬底的表面；和第一分隔区，设置在所述第一和第二杂质扩散区之间且包括在所述第一层中形成的沟槽和至少在沟槽的部分内部区域中设置的介电材料。
2.根据权利要求1的半导体器件，还包括至少在所述第一杂质扩散区的部分表面区上形成的抗反射膜。
3.根据权利要求1的半导体器件，还包括向所述第一和第二杂质扩散区施加反偏电压的电极。
4.根据权利要求1的半导体器件，其中所述第一层包括第一下层和在第一下层上形成的第一上层，第一下层位于从第一上层到下层衬底侧之间并由第一导电类型的半导体构成，且具有比第一导电类型的所述下层衬底的表面层的杂质浓度低的杂质浓度。
5.根据权利要求4的半导体器件，其中所述第一分隔区到达比第一上层和下层之间的界面深的位置。
6.根据权利要求1的半导体器件，还包括在邻近所述第一杂质扩散区的所述第一层中设置的第三杂质扩散区，在面内方向上与所述第一和第二杂质扩散区隔开一定的距离，并掺杂有第二导电类型的杂质，所述第三杂质扩散区不到达所述下层衬底的表面；和在所述第一和第三杂质扩散区之间的所述第一层中设置的第二分隔区，所述第二分隔区与所述第一和第三杂质扩散区电隔离，其中所述第一分隔区也设置在所述第二和第三杂质扩散区之间。
7.根据权利要求6的半导体器件，其中所述第二分隔区包括掺杂有第一导电类型杂质的区。
8.根据权利要求7的半导体器件，其中所述第二分隔区与所述第一分隔区接触。
9.根据权利要求8的半导体器件，其中除了用于形成所述第二分隔区的杂质注入外，第二分隔区的与第一分隔区接触的区还掺杂有第一导电类型的杂质。
10.根据权利要求1的半导体器件，其中所述第一分隔区包括在所述第一和第二杂质扩散区分隔的方向上设置的多个部分，每一部分包括在所述第一层中形成的沟槽和至少在沟槽的部分内部区域中设置的介电材料。
11.根据权利要求1的半导体器件，其中所述第一分隔区被设置为与所述第二杂质扩散区隔开。
12.根据权利要求4的半导体器件，其中所述第一分隔区没有到达所述第一层和所述下层衬底之间的界面；和在所述第一分隔区的底部上的所述第一层中形成具有比在所述第一杂质扩散区正下方区域的杂质浓度高的杂质浓度的第一导电类型高杂质浓度区，所述高杂质浓度区设置在第一下层中并且没有到达第一上层。
13.根据权利要求6的半导体器件，其中所述第二分隔区包括在所述第一层中形成的沟槽和至少在沟槽的部分内部区域中设置的介电材料。
14.根据权利要求6的半导体器件，其中所述第一分隔区从所述第一和第二杂质扩散区之间的区到所述第三和第二杂质扩散区之间的区连续地设置，且所述第二分隔区邻接所述第一分隔区的侧壁。
15.根据权利要求13的半导体器件，其中构成所述第二分隔区的沟槽从构成所述第一分隔区的沟槽分支出来。
16.根据权利要求7的半导体器件，其中所述第二分隔区到达所述第二杂质扩散区且所述第一分隔区与所述第二分隔区的侧壁邻接。
17.根据权利要求1的半导体器件，还包括在所述第一层的表面上和表面中形成的双极晶体管，所述双极晶体管包括在所述第一层中形成的集电极区，在集电极区和所述第一层上表面之间设置且接触集电极区和第一层的基极区，和在基极区上设置的由掺杂有杂质的多晶硅构成的发射极区。
18.一种半导体器件，包括至少具有由第一导电类型半导体构成的表面层的下层衬底；第一层，形成在所述下层上且由电阻高于所述下层衬底表面层电阻的半导体构成；第一杂质扩散区，形成在所述第一层的部分表面区中且掺杂有与第一导电类型相反的第二导电类型的杂质，所述第一杂质扩散区没有到达所述下层衬底的表面；第一导电类型的第二杂质扩散区，设置在所述第一层中且在面内方向上与所述第一杂质扩散区隔开一定的距离，所述第二杂质扩散区到达所述下层衬底的表面；在所述第一层中形成的沟槽，沟槽环绕所述第一和第二杂质扩散区设置于其中的区；和至少在所述沟槽的部分内部区域中设置的介电材料部分。
全文摘要
在具有由第一导电类型半导体构成的表面层的下层衬底上形成第一层。第一层由电阻高于下层衬底表面层电阻的半导体构成。在第一层的部分表面区中形成第二导电类型的第一杂质扩散区。第一杂质扩散区没有到达下层衬底的表面。在第一层中设置第一导电类型的第二杂质扩散区且在面内方向上与第一杂质扩散区隔开一定的距离。第二杂质扩散区到达下层衬底的表面。在第一和第二杂质扩散区之间设置分隔区。分隔区包括在第一层中形成的沟槽和至少在沟槽部分内部区域中设置的介电材料。
文档编号H01L31/06GK1447445SQ03120928
公开日2003年10月8日 申请日期2003年3月21日 优先权日2002年3月22日
发明者浅野祐次, 加藤盛央, 濑户山孝男, 福岛稔彦, 夏秋和弘 申请人:富士通株式会社, 夏普株式会社