一种mos晶体管结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件结构及其制造方法，具体地，涉及一种MOS晶体管结构及其制造方法。
【背景技术】
[0002]在MOSFET结构中，栅极寄生电容是影响器件频率响应和开关速度的关键性因素，决定栅极RC延时以及RF频率响应。为了提高器件性能，我们需要尽可能地减小MOSFET的寄生电容，而随着器件尺寸日益减小，寄生电容的影响越来越显著，进一步减小器件的寄生电容能够显著改善器件性能。
[0003]寄生电容是由器件的物理结构直接决定的，其大小与器件的尺寸直接相关。如图1所示，栅极寄生电容主要包括三部分:即内边缘寄生电容Cif，外边缘寄生电容Ctjf以及重叠寄生电容COT。其中，外边缘寄生电容Ctjf是栅寄生电容中最主要的部分，它的大小与栅极长度、栅极高度以及栅与源漏之间的填充材料密切相关。受诸多限制，对于特定尺寸的器件，其栅极长度和栅极高度无法进一步缩小，器件结构的改变也会引起很多其他的负面效应，器件的寄生电容很难被进一步减小。
【发明内容】
[0004]本发明的实施例提供了一种MOS晶体管结构及其制作方法，减小了寄生电容，优化了器件性能。具体地，本发明的实施例提供的制造方法包括以下步骤:a.提供半导体衬底，位于所述衬底上方的栅极叠层，位于所述栅极叠层两侧的侧墙，以及位于所述栅极叠层两侧的衬底中的源漏区；b.在所述半导体结构上形成第一层间介质层，所述第一层间介质层的高度小于栅极叠层的高度；c.去除所述第一层间介质层位于远离栅极叠层的两端的部分，形成第一空位；d.在所述第一空位中填充第二层间介质层，其顶部位于第一层间介质层顶部和栅极叠层顶部之间；e.在所述半导体结构上形成第三层间介质层覆盖第一层间介质层和第二层间介质层，并进行化学机械抛光使其露出栅极顶部；f.在所述第三层间介质层中以及所述第一层间介质层上方形成暴露出所述第一层间介质层的通孔；g.通过所述通孔去除所述第一层间介质层，形成第二空位；h.形成盖层填充所述通孔。在本发明的一个实施例中，所述和第二层间介质层与第三层间介质层的材料相同，与第一层间介质层的材料不同。
[0005]在本发明的一个实施例中，所述和第二层间介质层与第三层间介质层的材料是氮化硅或氧化硅。
[0006]在本发明的一个实施例中，第一层间介质层的材料为氧化硅或氮化硅。
[0007]在本发明的一个实施例中，所述第三层间介质层的厚度为10?30nm。
[0008]在本发明的一个实施例中，所述第一层间介质层的厚度与所述第三层间介质层的厚度之和等于伪栅置层的闻度。
[0009]在本发明的一个实施例中，所述盖层的材料与第三层间介质层相同。
[0010]在本发明的一个实施例中，所述栅极叠层后续可以去除，例如在步骤h之后，还可以包括步骤1.去除伪栅叠层，形成栅极叠层。上述的伪栅叠层两侧，指的是在伪栅长度方向上的两侧。
[0011]相应的，本发明的实施例还提供了一种MOS晶体管结构，包括:衬底；位于所述衬底上方的栅极叠层；位于所述栅极叠层两侧的侧墙；位于所述侧墙两侧的空位；覆盖所述空位的层间介质层；以及位于所述栅极叠层两侧衬底中的源漏区。上述的栅极两侧，指的是在栅极长度方向的两侧。
[0012]在本发明的一个实施例中，所述层间介质层覆盖所述空位，其顶部与栅极叠层平齐。
[0013]在本发明的一个实施例中，所述层间介质层的厚度为10?30nm。
[0014]在本发明的一个实施例中，所述空位被层间介质层、侧墙以及衬底包围。
[0015]根据本发明提供的MOS晶体管结构及其制造方法，通过形成空心的层间介质层，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的层间介质层材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
【附图说明】
[0016]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显:
[0017]图1为MOS器件棚寄生电容的不意图；
[0018]图2?图15为根据本发明的一个【具体实施方式】中该MOS器件各个制造阶段的剖面图。
[0019]附图中相同或相似的附图标记代表相同或相似的部件。
【具体实施方式】
[0020]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0021]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0022]如图15所示，本发明的一个实施例提供了一种MOS晶体管结构，包括:衬底100 ；位于所述衬底100上方的栅极叠层200 ;位于所述栅极叠层200两侧的侧墙102 ;位于所述侧墙102两侧的空位340 ;覆盖所述空位340的层间介质层350 ;以及位于所述栅极叠层200两侧衬底中的源漏区202。其中，所述层间介质层350覆盖所述空位340，其顶部与栅极叠层200平齐；其中，所述层间介质层350的厚度可以为10?30nm，所述空位340被层间介质层350、侧墙102以及衬底包围。
[0023]该衬底100优选是一薄的单晶硅层，也可以是单晶的锗硅合金。
[0024]栅极叠层200可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。该栅极叠层可以是先栅工艺形成的，也可以是替代栅工艺形成的，如果是替代栅工艺形成的，则栅极叠层里面的栅介质层和金属层可能覆盖在衬底上和侧墙的内壁上。
[0025]根据本发明实施例提供的MOS晶体管结构，通过形成空心的层间介质层，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的层间介质层材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
[0026]下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
[0027]如图2所示，首先提供衬底100。所述衬底材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用衬底100为硅衬底。接下来在所述衬底100表面形成伪栅叠层101。所述伪栅结构101可以是单层的，也可以是多层的。伪栅结构101可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为1nm?200nm。本实施例中，伪栅结构101包括多晶硅和二氧化硅，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，其高度略低于后续要形成的侧墙高度10?20nm,接着在多晶娃上方形成一层二氧化娃介质层,形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的材料层形成伪栅叠层。
[0028]接下来，如图3所示，对伪栅结构102两侧的衬底100进行浅掺杂，以形成轻掺杂源漏区201，还可以进行Halo注入，以形成Halo注入区。其中浅掺杂的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。
[0029]接下来，如图4所示，在所述半导体结构上淀积侧墙102。具体的，例如可以用LPCVD淀积40nm?80nm厚的牺牲侧墙介质层氮化娃,接着用在栅电极两侧形成宽度为30nm?70nm的侧墙102。侧墙102还可以由氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙102可以具有多层结构。侧墙102还可以通过包括沉积刻蚀工艺形成，其厚度范围可以是1nm-1OOnmJn 30nm、50nm或80nm。
[0030]接下来，如图5所示进行源漏区注入，首先淀积一层厚度为1nm?35nm厚的二氧化硅介质层(图中未示出)，并以该介质层为缓冲层，离子注入源漏区。对P型晶体而言，掺杂剂可以为硼或氟化硼或铟或镓等。对N型晶体而言，掺杂剂可以为磷或砷或锑等。掺杂浓度为 5el019cm 3 ?lel02Clcm 3。
[0031]接下来，在所述半导体结构上形成第一层间介质层300，如图8所示。为了在后续工艺中进行选择性刻蚀，所述层间介质层300的材料接下来要形成的第二层间介质层320和第三层间介质层330的材料不同。在本实施例中，所述第一层间介质层300的材料为氧化硅。其中