专利名称：具有减小的衬底电容的半导体器件和方法
技术领域：
本发明涉及半导体器件，尤其涉及具有低电容区域的集成电路器件。
背景技术：
半导体器件技术使晶体管的尺寸继续越来越小，以便功能性增强和改善高频性能。例如，无线通信器件通常使用在一个芯片上包括高密度数字信号处理功能以及在大于5千兆赫(GHz)的频率下工作的模拟电路的集成电路。
虽然晶体管器件更容易缩小，但其他集成电路元件不容易缩小。这些元件包括通常具有较高寄生衬底电容的无源器件，该电容可限制集成电路的整体频率性能。电感是不容易在尺寸上减小而不使其品质因数(Q)或电感减小到不可接受的水平的无源元件示例。此外，接合盘不容易缩小，因为制造商必须将接线连接在接合盘上。
半导体制造商已经试图采用多种技术来减小无源元件的寄生电容作用。一种技术是在低介电常数材料上形成无源元件。然而，目前使用的这些材料受薄膜厚度的限制，该厚度通常过薄而不能使电容足够地减小，或使材料成本足够地降低，比如绝缘体上硅。另一种方案是在厚电介质薄膜上形成无源元件，所述薄膜包括减小所述电介质薄膜的总介电常数的空气隙或空位。然而，已经发现这些薄膜在半导体器件上产生较大的应力，降低了器件的性能和可靠性。而且，空气隙为污染源，因为它们在晶片加工过程中捕获水分和其他化学物质。所捕获的污染物在后续加工过程中放气，影响器件的产量和可靠性。其他方案通过形成更少的空位或有限体积的空位减小了应力，对寄生电容有相应的限制作用。
发明内容
因此，需要一种低电容结构和制造在减小芯片应力的同时保持低成本的半导体器件的方法。这些结构和方法的另一优点是避免空气隙及其相应的污染问题。这些结构和方法的另一优点是容易集成到标准的集成电路工艺流程中。
图1示出了本发明的减小电容区域的实施例的顶视图；图2示出了图1的减小电容区域的顶视图和制造过程的中间阶段；图3示出了沿基准线3-3作出的图2的器件的局部剖面图；图4示出了包括减小电容区域和活性区域的半导体器件的局部顶视图。
图5示出了在制造过程的早期阶段包括减小电容区域的半导体器件；图6示出了在制造过程的后期阶段图5的半导体器件；图7示出了在制造过程的更后期阶段图5的半导体器件；图8示出了在制造过程的下一阶段图7的半导体器件；图9示出了在制造过程的更下一阶段图8的半导体器件。
具体实施例方式
为易于理解，附图中的元件没有必要按比例绘出，且在各附图中适当的情况下使用相同的元件标号。
图1示出了在制造过程的后期阶段或步骤隔离、电介质、或低电容区域或区域(tub)10的顶视图，作为半导体材料或半导体层或区域30的一部分区域。区域10包含基本上或几乎连续的电介质材料15形成的区域(tub)。区域10包括限定区域10的边界、周长或边缘形状的周边11。区域10还包括矩阵或多个12在边界周边11内的半导体突起、形状、柱、柱区、半导体材料柱或杆13，它们被隔离或电介质材料15围绕。
为了在热氧化或电介质生长步骤中使空位或空气隙的形成和高应力最小化，形成形状13，而使相邻排的形状13相对偏移。如图1所示，排122相对于排121偏移。可取的是，边界11随矩阵12的排对准，如图1所示。在一个实施例中，边界11包括下凹部分16，使边界11基本上与形状13等距。在一个实施例中，在排122内的形状13之间的距离(在图2中示为尺寸17)大于排121中的形状13和排122中的形状13之间的距离(在图2中示为尺寸18)。这些特征对于在随后的加工过程中使任何空气隙或空位的形状最小化很重要，已经表明这在现有技术的结构中产生了很大的问题。这些特征还用于几乎自限制和自平坦化的电介质形成步骤中，其中这减小应力。
图2示出了在制造过程的早期阶段的电介质区域(tub)10。在该实施例中，形状13为方形或类似方形，且例如具有约0.8微米的宽度19。可取的是，形状13间隔约0.4至0.8微米的距离17和18。距离17和18根据形状13的长度和宽度进行调节，而使构成形状13的全部或基本上全部材料在随后的加工过程中被消耗或转化成电介质材料15，如图1所示。
例如，当电介质材料15包含热氧化物且形状13包含硅时，距离17和18以及宽度19根据约44％的二氧化硅厚度对应在氧化物生长步骤中消耗的硅量的关系进行调节。在一个实施例中，当形状13是0.8微米乘0.8微米的方形，且高度约6微米(在图3中示为距离23)时，距离17约0.8微米，距离18约0.6微米。这些尺寸导致自限制工艺，其中全部或基本上全部形状13转换成二氧化硅。这样发现减小了应力和空气隙的形成，改善了可靠性和器件性能。
虽然形状13在图2中示为方形，但形状13可以包含矩形、圆形、卵形、椭圆形、三角形或其组合。当方形或矩形时，形状13可以具有圆角。或者形状13是哑铃形或多边形。
图3示出了沿图2中的基准线3-3的电介质区域(tub)10，示出了剖面形式的形状13，作为半导体层或区域30的一部分。如图所示，每一形状13是独立式的，具有邻近的沟槽或间隙部分14。在一个实施例中，形状13具有从半导体区域30的主表面21到间隙部分14的下表面或第二表面22的高度23，约4至8微米。区域30包含例如硅、IV-IV族复合半导体材料，III-V族复合半导体材料等。
图4示出了本发明所述的具有电介质区域(tub)10的半导体或集成电路器件33，以及形成有晶体管或二极管器件等的器件或活性元件区域31的局部顶视图。无源元件比如电感在区域10上方、上或重叠形成，而提供具有低电容或减小与区域30的耦合作用的集成电路器件或结构。可取的是，隔离区域34(例如沟槽隔离)还分隔了区域10和31。
现在转向图5-9，描述了一种形成低电容区域10的方法或工艺。作为所述实施例的一部分，还描述了沟槽隔离34和器件区域31，示出了本发明集成入集成电路工艺流程中。图5示出了在制造过程的早期阶段器件33的局部剖面图。例如第一电介质层41在半导体区域30的主表面上形成。例如，半导体区域30包含具有掺杂浓度约1.25×1016原子/立方厘米的P型硅。这一掺杂浓度根据具体的器件规格调节。半导体区域30包含例如在半导体衬底或区域36上形成的外延生长层。
第一电介质层41包含例如二氧化硅等，且具有约500埃的厚度。第二电介质层42在第一电介质层41上形成，且包含例如厚度在约500和1500埃之间的氮化硅。第一电介质层41利用普通的热生长或淀积技术形成，第二电介质层42利用普通的淀积技术形成。
在另一实施例中，多晶硅半导体层比如多晶硅层(未示出)淀积在第一和第二电介质层41和42之间。在另一实施例中，第三电介质层比如淀积氧化物(未示出)在第二电介质层42上形成。光致抗蚀剂层46在第二电介质层42上形成，且形成图案而留下通过开口47和48露出的第二电介质层42的一些部分。重要的是，用于形成低电容区域10(例如形状13)的开口47比用于提供沟槽隔离34的开口48更宽。然后第二电介质层42和第一电介质层41的露出部分利用普通的技术进行蚀刻，露出半导体区域30的一些部分。然后去除光致抗蚀剂层46。
接着，使用各向异性干式蚀刻步骤来形成间隙14和沟槽340，如图6所示。例如在该步骤中使用氯或氟基化学物质。间隙14和沟槽340蚀刻至约6微米至约10微米或更深的深度。接着，例如使用湿式氢氟酸蚀刻和干式O2蚀刻清洗间隙14和沟槽34的侧壁。
图7示出了在制造过程的后续步骤的器件33。可选的电介质层71在间隙14和沟槽340的侧壁上形成。在一个实施例中，电介质层71包含厚度为0埃至约1000埃的热氧化物。接着，在器件33上形成可选的多晶硅半导体层73。在一个实施例中，多晶层73包含厚度为0埃至约5000埃的多晶硅层，足以填充或过填充沟槽340的宽度。层73利用大气CVD或低压CVD技术形成。
接着，使用各向同性或各向异性深腐蚀技术去除层73的一些部分，使层73平坦化。在一个实施例中，去除第二电介质层42，而形成图8所示的结构33。由于开口47的宽度，在层73形成之后，间隙14的一部分仍然存在。间隙14的这些剩余部分对于形状13暴露而在随后的加工中形成电介质区域(tub)很重要。
然后，使包括形状13的结构33暴露于包括与形状13的材料反应而形成电介质层15的化学物质的周围环境，如图9所示。这样形成低电容隔离区域或区域(tub)10。在一个实施例中，结构33暴露于1100摄氏度下的湿氧化环境，使形状13的全部或主要部分转换而形成连续或几乎连续的低应力二氧化硅区域。在一个实施例中，电介质层115包含厚度约5000埃至约11000埃的二氧化硅。在电介质层115的形成过程中，层71和73的邻近形状13的那些部分转换成二氧化硅。
在随后的加工步骤中，无源元件93比如电感、接合盘等在电介质层115上形成。类似地，有源器件比如晶体管和二极管(未示出)在活性区域31内形成。电介质区域10用于无源元件93和半导体材料30的区域之间的减小应力的隔离，从而提高半导体器件33的性能。
如图5-9的工艺流程所示，电介质区域10容易集成到现有的沟槽隔离流程中，而没有增加掩膜步骤。而且，偏移的矩阵12和周边11的初始结构提供了最后完全或几乎完全氧化的区域，该区域合并入一个几乎连续的低应力电介质区域(tub)。形状13的空间关系还提供了一个深度独立，基本上没有空位，自限制和自平坦化的隔离结构，克服了现有技术的结构和方法的缺陷。
用于在深度23约为6微米的局部氧化的形状13的电介质区域10上形成的MIM电容器的电容数据表明，与在普通的场式氧化隔离上形成的MIM电容器相比，衬底的寄生电容减小了25％。此外，在电介质区域10的局部氧化的形状13上形成的MIM电容器表明，与在普通的场式氧化隔离上形成的MIM电容器相比，Q提高了85％。电容的进一步减小产生于增加的侧壁氧化。
这样根据本发明，显然已经提供了一种用于形成低应力低电容的隔离区域(tub)的结构和方法。区域(tub)容易集成到半导体器件流程中，从而节省制造成本。低应力区域(tub)增强了器件性能，且提高了产量和可靠性。通过消除或减小空位和空气隙，本发明的结构和方法还减小或消除了任何相应的污染问题。
虽然已经参照具体实施例描述和示出了本发明，但本发明不限于这些示例性实施例。例如，在形成电介质层91之后，使用附加的淀积或平坦化步骤，填充电介质中的任何剩余的空位或间隙，或提供更平坦的主表面。而且，在矩阵12内的形状可以相同或不同或稍稍不同的形状的组合。本领域的技术人员将认识到可以作出改进和变化，而没有脱离本发明的主旨。所以，本发明旨在包含落入所附权利要求范围内的所有这些变体和改进。
权利要求
1.一种用于形成隔离区域的方法，其特征在于包含步骤提供半导体材料的区域；在所述半导体材料的区域内形成多个形状；以及使所述多个形状暴露于包含与所述多个形状反应的化学物质的周围环境，形成低电容隔离区域。
2.如权利要求1所述的方法，其特征在于所述暴露步骤包括使所述多个形状热氧化而形成二氧化硅隔离区域。
3.如权利要求1所述的方法，其特征在于还包含在所述多个形状周围形成边界的步骤，其中所述边界包括下凹部分。
4.如权利要求1所述的方法，其特征在于所述暴露步骤包括基本上消耗全部的所述多个形状。
5.如权利要求1所述的方法，其特征在于还包含在所述低电容隔离区域上形成无源器件。
6.如权利要求1所述的方法，其特征在于形成所述多个形状的步骤包括蚀刻所述半导体材料的区域的露出部分。
7.如权利要求1所述的方法，其特征在于形成所述多个形状的步骤包括形成独立形状的矩阵，其中相邻排的形状互相偏移。
8.一种半导体器件，其特征在于半导体材料的区域；电介质区域，包含形状矩阵，其中相邻排的形状发生偏移。
9.如权利要求8所述的器件，其特征在于所述电介质区域包含氧化的硅形状。
10.如权利要求8所述的器件，其特征在于所述电介质区域包括具有下凹部分的边界。
全文摘要
在一个实施例中，独立式半导体形状形成的矩阵被氧化而形成低电容隔离区域(tub)。在矩阵中相邻排的形状互相偏移，而使区域(tub)的形成过程中空气隙和空位的形成最小化。在另一实施例中，相邻排之间的间隔小于排内形状之间的间隔。
文档编号H01L21/316GK1655338SQ20051000811
公开日2005年8月17日 申请日期2005年2月6日 优先权日2004年2月9日
发明者戈登·M.·格利瓦纳 申请人:半导体元件工业有限责任公司