本发明涉及一种从模数(analog-to-digital，ad)转换器读出ad转换结果的ad转换结果读出电路。
背景技术：
：在现有的一般的δ∑型ad转换器中，当通过串行外围接口(serialperipheralinterface，spi)从中央处理器(centralprocessingunit，cpu)等读出ad转换结果时，必须以监视表示转换状态的drdy信号并在检测到drdy信号的下降后直到下一转换完毕的期间读出ad转换结果的方式设计spi主机(参照非专利文献1、非专利文献2)。设置这种制约的原因在于，如果检测到drdy信号的下降后由于其他处理而spi主机的转换结果读出的时序延迟，则下一个ad转换结果的更新和从spi主机的读出会发生冲突，从而导致所读出的ad转换结果成为不定值。进而，ad转换器中并未准备对ad转换结果成为不定值进行判定·确认的方法。因此，读出ad转换结果时绝不允许时序的延迟，构成作为外部装置的spi主机的cpu的设计者必须进行极其严格的时间管理。现有技术文献非专利文献非专利文献1：“面向温度传感器的24位a/d转换器ads1248”，日本德州仪器(texasinstruments)股份有限公司，2011年，<http：//www.tij.co.jp/jp/lit/ds/symlink/ads1248.pdf>非专利文献2：“20μs稳定(settling)、250ksps的24位∑-aadcad7176-2”，模拟器件(analogdevices)股份有限公司，2012年，<http：//www.analog.com/media/jp/technical-documentation/data-sheets/ad7176-2_jp.pdf>技术实现要素：发明所要解决的问题如上所述，以往，设计读出ad转换结果的spi主机等外部装置的设计者必须进行严格的时间管理。因此，对设计者来说，时序设计负担大。而且，外部装置中必须选择处理能力有裕度的cpu。本发明是为了解决所述课题而成，目的在于减轻设计者的时序设计负担。而且，目的在于提供一种能够缓和对构成外部装置的cpu所要求的性能的ad转换结果读出电路。解决问题的技术手段本发明的ad转换结果读出电路的特征在于包括：检测电路，当接收到来自作为ad转换器的ad转换结果的发送目的地的外部装置的命令的高阶位并判定为读出命令时使检测信号有效，当接收到来自所述外部装置的命令全部并确定为读出命令时使发送许可信号有效；时钟更改电路，根据与所述外部装置的时钟同步的所述检测信号来输出与所述ad转换器的时钟同步的内部寄存器值变更禁止信号；第一ad转换结果用寄存器，当来自所述ad转换器的数据准备完毕信号有效、且所述内部寄存器值变更禁止信号无效时，导入所述ad转换器的ad转换结果；及数据发送电路，当所述发送许可信号有效时，从所述第一ad转换结果用寄存器读出ad转换结果并发送至所述外部装置。发明的效果根据本发明，通过设置检测电路、时钟更改电路、第一ad转换结果用寄存器及数据发送电路，能够不对外部装置给予特别制约地将ad转换结果发送至外部装置，因此能够减轻设计者的时序设计负担。而且，能够缓和对构成外部装置的cpu所要求的性能。附图说明图1是表示本发明的第一实施方式的ad转换结果读出电路的结构的框图。图2是对本发明的第一实施方式的ad转换结果读出电路的读取(read)检测电路的动作进行说明的流程图。图3是对本发明的第一实施方式的ad转换结果读出电路的各部的动作进行说明的时序图。图4是表示本发明的第一实施方式的ad转换结果读出电路的时钟更改电路的结构例的框图。图5是对用于防止亚稳(metastable)状态的时序关系进行说明的时序图。图6是对用于防止亚稳状态的时序关系进行说明的时序图。图7是表示在现有的ad转换结果读出电路中提高了ad转换器侧的时钟频率时的动作的时序图。图8是对本发明的第二实施方式的ad转换结果读出电路的各部的动作进行说明的时序图。图9是表示本发明的第三实施方式的ad转换结果读出电路的结构的框图。具体实施方式[第一实施方式]以下，参照附图来说明本发明的实施方式。图1是表示本发明的第一实施方式的ad转换结果读出电路的结构的框图。本实施方式的ad转换结果读出电路包括：ad转换结果用寄存器2、ad转换结果用寄存器3，分别临时存放ad转换器(analog-to-digitalconverter，以下，adc)1的ad转换结果；读取检测电路4，当接收到来自作为外部装置的spi主机7的命令的高阶位并将其判定为读出命令时使检测信号有效，当接收到来自spi主机7的命令全部并确定为读出命令时使发送许可信号有效；时钟更改电路5，根据与spi主机7的时钟同步的检测信号来输出与adc1的时钟同步的内部寄存器值变更禁止信号；及数据发送电路6，当发送许可信号有效时，从ad转换结果用寄存器2读出ad转换结果并发送至spi主机7。另外，第一实施方式的ad转换结果读出电路具备两个ad转换结果用寄存器2、ad转换结果用寄存器3，但本发明中设置任一个即可，设置两个ad转换结果用寄存器并非必须的构成要件。接下来，针对ad转换结果读出电路的动作，首先使用图2、图3对仅使用了一个ad转换结果用寄存器2的动作的例子进行说明。图2是对读取检测电路4的动作进行说明的流程图，图3是对ad转换结果读出电路的各部的动作进行说明的时序图。本实施方式中，将adc1的时钟设为clk_reg，将包含cpu的spi主机7的时钟设为sclk。图1所示的ad转换结果读出电路的结构中，ad转换结果用寄存器2、ad转换结果用寄存器3和时钟更改电路5与clk_reg同步地进行动作，读取检测电路4、时钟更改电路5及数据发送电路6与sclk同步地进行动作。图3中，cs表示芯片选择(chipselect)信号，mosi(主出从进(masteroutslavein))及miso(主进从出(masterinslaveout))表示spi主机7的信号线，sclk_inv表示时钟sclk的反转信号，read_act表示读出命令的检测信号，rdata_en表示ad转换结果的发送许可信号，read_act_sync表示内部寄存器值变更禁止信号，drdy表示adc1的数据准备完毕信号，result表示从adc1输出的ad转换结果，result_buf表示存放在ad转换结果用寄存器3中的ad转换结果，result_latch表示存放在ad转换结果用寄存器2中的ad转换结果。首先，若从包含cpu的spi主机7经由信号线mosi发送命令，则读取检测电路4在接收到命令的高阶3位的时间点(图2的步骤s1)，判定所述命令的高阶3位是否与rdata*命令的高阶3位、即ad转换结果的读出命令的高阶3位一致(图2的步骤s2)。图3的例子中，c7～c5为命令的高阶3位，并在时刻t1的时间点进行了判定。以高阶3位进行判定的理由将在后文叙述。在来自spi主机7的命令的高阶3位与读出命令的高阶3位一致的情况下(步骤s2中为是(y))，读取检测电路4将检测信号read_act设定为“1”(有效)(图2的步骤s3)。进而，读取检测电路4若从spi主机7接收命令的低阶5位从而接收到8位的命令全部(图2的步骤s4)，则判定所述8位的命令是否与rdata*命令、即ad转换结果的读出命令一致(图2的步骤s5)。图3的例子中，c4～c0为命令的低阶5位。在来自spi主机7的8位的命令与读出命令一致的情况下(步骤s5中为y)，读取检测电路4将检测信号read_act保持为“1”(图2的步骤s6)，并发出一个脉冲的发送许可信号rdata_en。若发出一个脉冲的发送许可信号rdata_en，则数据发送电路6从ad转换结果用寄存器2读出8位的ad转换结果(图2的步骤s7)，并将所述8位的ad转换结果作为发送数据经由信号线miso串行(serial)发送至spi主机7(图2的步骤s8)。图3的例子中，根据时刻t3的发送许可信号rdata_en将d0～d7的8位的ad转换结果作为发送数据发送至spi主机7。接下来，读取检测电路4判定与命令相对应的数量的数据的发送、例如ad转换结果的发送是否完毕(图2的步骤s9)，在未发送完的情况下(步骤s9的判定结果为“否”)返回步骤s7并再次发出一个脉冲的发送许可信号rdata_en。若读取检测电路4发出一个脉冲的发送许可信号rdata_en，则数据发送电路6进一步从ad转换结果用寄存器2读出8位的ad转换结果并串行发送至spi主机7(图2的步骤s8)。图3的例子中，根据时刻t4的发送许可信号rdata_en将d8～d15的8位的ad转换结果作为发送数据发送至spi主机7。这样，反复执行步骤s7、步骤s8的处理，直到与命令相对应的数量的数据的发送、即ad转换结果的发送完毕为止。本实施方式中，将根据来自spi主机7的读出命令而发送的ad转换结果设为24位。因而，发出三次发送许可信号rdata_en，在发送完d0～d23的24位的数据的时间点，步骤s9的判定结果成为“y”(时刻t5)。若数据发送完毕且步骤s9的判定结果成为“y”，则读取检测电路4将检测信号read_act设为“0”(无效)(图2的步骤s10)。另外，读取检测电路4将检测信号read_act设为“1”(有效)后，在接收到来自外部装置的命令全部并判定为并非读出命令时，也可以将检测信号read_act设为“0”(无效)。其原因在于，在步骤s2的判定中，即使来自spi主机7的命令的高阶3位与读出命令的高阶3位一致，也有可能进行误判定。因而，在来自spi主机7的命令的高阶3位与读出命令的高阶3位一致并将检测信号read_act设定为“1”(有效)(图2的步骤s3)后，在步骤s5中对8位的命令全部进行分析的结果是来自spi主机7的8位的命令与读出命令不一致的情况下(图2的步骤s5中为“n”)，将检测信号read_act设为“0”，并取消在步骤s2、步骤s3中做出的判定结果。接下来，参照图3对与adc1的时钟clk_reg同步地动作的结构进行说明。首先，若被通知从adc1输出的数据准备完毕信号drdy从“1”(无效)下降为“0”(有效)且adc1的数据准备已完毕，则ad转换结果用寄存器2示出此时的内部寄存器值变更禁止信号read_act_sync为“0”(无效)而未检测到读出命令，因此导入来自adc1的ad转换结果result。如上所述，ad转换结果result为24位。所导入的ad转换结果result存储在ad转换结果用寄存器2中，ad转换结果用寄存器2的输出result_latch得以更新。图3的例子中，result_latch示出从表示旧转换结果的“旧”更新为表示新导入的转换结果的“新”。另一方面，时钟更改电路5根据从读取检测电路4输出的检测信号read_act来生成与adc1的时钟clk_reg同步的内部寄存器值变更禁止信号read_act_sync。图4是表示时钟更改电路5的结构例的框图。时钟更改电路5包括两个触发器(flip-flop)50、触发器51。如图4所示，将触发器51与触发器50级联(cascade)连接，所述两个触发器50、触发器51通过adc1的时钟clk_reg而受到驱动。如图4所示，对于1位的信号而言的时钟更改处理经常使用以接收侧的时钟进行两级接收的方法。在使用了这种方法的情况下，内部寄存器值变更禁止信号read_act_sync对于检测信号read_act而言最多延迟clk_reg的周期的2倍的时间。图3的例子中，在时刻t1检测信号read_act变成“1”(有效)后，在时刻t2内部寄存器值变更禁止信号read_act_sync变成“1”(有效)。而且，在时刻t5检测信号read_act变成“0”(无效)后，在时刻t6内部寄存器值变更禁止信号read_act_sync变成“0”(无效)。所述时刻t1与时刻t2的时间差以及时刻t5与时刻t6的时间差分别为由图4所示的时钟更改电路5引起的延迟。在假设spi主机7不考虑adc1的转换周期而读出了转换结果的情况下，有时数据遭到破坏而无法读出正确的数据。作为数据遭到破坏的理由，原因在于，spi主机7的时钟sclk与adc1的时钟clk_reg的关系为异步，因此，当基于不同的时钟进行数据的传递时，若所述两个时钟的上升边缘偶然接近，则变得不满足触发器的建立时序/保持时序(setup/holdtiming)。所述现象被称为“亚稳”。关于亚稳，例如在文献《“专栏：异步时钟与验证方法-2”，阿蒂玛(altima)股份有限公司，<http：//www.altima.jp/products/software/mentor/fv/column/cdc-2.html>》中进行了说明。图5及图6是对防止所述亚稳而更改时钟的时序进行说明的时序图。图5表示时钟更改时间变短的情况(检测信号read_act刚刚上升后时钟clk_reg上升的情况)，图6表示时钟更改时间变长的情况(时钟clk_reg刚刚上升后检测信号read_act上升的情况)。为了防止亚稳，需要在向spi主机7发送ad转换结果的时序之前将内部寄存器值变更禁止信号read_act_sync设为”1”(有效)，并以在ad转换结果的发送过程中寄存器值不发生变化的方式进行控制。即，图5及图6中必须设为t1＞t2。这里，t1是从检测信号read_act变成“1”起直到发送许可信号rdata_en变成“1”(有效)为止的时间，t2是时钟更改所需要的时间。即，若将检测信号read_act的判定实施循环设为n，则需要在以下的式(1)成立的时序进行检测信号read_act的判定。sclk的周期×(8-n)＞clk_reg的周期×2…(1)这里，由于命令是8位，因此n的最大值是8。若spi主机7的时钟sclk与adc1的时钟clk_reg的频率的关系例如为sclk：clk_reg＝1：10，则即使在接收到来自spi主机7的命令(8位)全部之后进行了检测信号read_act的判定，也能够不对spi主机7给予特别制约地对spi主机7发送ad转换结果。图7表示在现有的ad转换结果读出电路中充分提高了时钟clk_reg的频率时的动作。所述图7的例子中，读取了c7～c0的8位的命令全部之后，将检测信号read_act设为“1”。像这样，若充分加快时钟clk_reg，则变得不需要将检测信号read_act预读取为1。但是，由于时钟clk_reg变为高速，因此有耗电增加的问题。另一方面，像本实施方式那样，在sclk与clk_reg的频率的关系为sclk∶clk_reg＝2∶1的情况下，若考虑时钟更改所需要的时间t2，则单纯接收到命令8位全部之后进行检测信号read_act的判定会赶不上转换结果的发送时序。因此，本实施方式中，在接收8位的命令全部之前先进行检测信号read_act的判定。像本实施方式那样，若将时钟sclk的最大频率设为时钟clk_reg的频率的2倍，则根据式(1)，需要使n＜4成立。因而，本实施方式中，设为n＝3。以上是在图2的步骤s2中以命令的高阶3位进行判定的理由。在接收8位的命令全部之前先进行检测信号read_act的判定，由此，当发送许可信号rdata_en变成“1”(有效)时，内部寄存器值变更禁止信号read_act_sync必定变成“1”(有效)，因此，在ad转换结果的发送时序(图3的例子中为t3、t4)，ad转换结果用寄存器2的输出result_latch不会发生变化。即，不会发生亚稳。根据以上结构，本实施方式中，能够不对spi主机7给予特别制约地将ad转换的结果发送至spi主机7，因此能够减轻设计者的时序设计负担，从而能够缓和对spi主机7(cpu)所要求的性能。而且，本实施方式中，在发送许可信号rdata_en变成“1”的时序，使ad转换结果用寄存器2的输出result_latch绝不发生变化，由此，能够防止ad转换的结果成为不定值，从而能够不提高adc1的时钟clk_reg的频率而保护ad转换的结果。另外，本实施方式中，以高阶多位、具体来说以高阶3位进行了步骤s2的判定，但并不限于此，还能存在仅以最高阶位进行步骤s2的判定的情况。[第二实施方式]接下来，对本发明的第二实施方式进行说明。第二实施方式的ad转换结果读出电路除第一实施方式中所使用的ad转换结果用寄存器2以外，进而使用ad转换结果用寄存器3。更具体来说，第二实施方式的ad转换结果读出电路的特征在于，除第一ad转换结果用寄存器2以外，进而具备第二ad转换结果用寄存器3，所述第二ad转换结果用寄存器3在来自adc1的数据准备完毕信号有效、且内部寄存器值变更禁止信号read_act_sync有效时，导入adc1的ad转换结果，第一ad转换结果用寄存器2在内部寄存器值变更禁止信号read_act_sync变得无效时，导入第二ad转换结果用寄存器3的输出。本实施方式中，ad转换结果读出电路的结构与第一实施方式相同，因此也使用图1的符号进行说明。图8是对本实施方式的ad转换结果读出电路的各部的动作进行说明的时序图。读取检测电路4、时钟更改电路5及数据发送电路6的动作如第一实施方式中所说明的那样。如第一实施方式中所说明的那样，若从adc1输出的数据准备完毕信号drdy从“1”(无效)下降为“0”(有效)、且内部寄存器值变更禁止信号read_act_sync为“0”(无效)，则ad转换结果用寄存器2导入adc1的ad转换结果result。其结果，ad转换结果用寄存器2的输出result_latch得以更新。但是，第二实施方式中，当数据准备完毕信号drdy从“1”下降为“0”时，内部寄存器值变更禁止信号read_act_sync已经变成“1”(有效)，因此，第一ad转换结果用寄存器2无法导入adc1的ad转换结果result。因而，第一ad转换结果用寄存器2的输出result_latch的更新变得不可能。即，在第一实施方式、第二实施方式中，内部寄存器值变更禁止信号read_act_sync变成“1”(有效)的区间是内部寄存器值变更禁止区间。因此，在第二实施方式中使用第二ad转换结果用寄存器3。即，若从adc1输出的数据准备完毕信号drdy从“1”(无效)下降为“0”(有效)、且内部寄存器值变更禁止信号read_act_sync为“1”(有效)，则第二ad转换结果用寄存器3导入adc1的ad转换结果result。其结果，第二ad转换结果用寄存器3的输出result_buf得以更新。根据图8的例子，可知result_buf被更新为表示新导入的转换结果的“新”。若内部寄存器值变更禁止信号read_act_sync从“1”(有效)变成“0”(无效)，则第一ad转换结果用寄存器2导入第二ad转换结果用寄存器3的输出result_buf(时刻t7)。这样，第一ad转换结果用寄存器2的输出result_latch得以更新。图8的例子中，可知result_latch从表示旧转换结果的“旧”更新为表示新导入的转换结果的“新”。其他结构如第一实施方式中所说明的那样。第一实施方式中，在从adc1输出的数据准备完毕信号drdy从“1”下降为“0”时内部寄存器值变更禁止信号read_act_sync已经变成“1”的情况下，第一ad转换结果用寄存器2无法导入adc1的ad转换结果，因此有可能发生ad转换结果的漏取。相对于此，第二实施方式中，通过设置第二ad转换结果用寄存器3，在第一ad转换结果用寄存器2无法导入ad转换结果的情况下，第二ad转换结果用寄存器3导入了ad转换结果，因此，能够避免ad转换结果的漏取的发生。[第三实施方式]接下来对本发明的第三实施方式进行说明。图9是表示第三实施方式的ad转换结果读出电路的结构的框图。图9中，对与图1所示的第一实施方式及第二实施方式的ad转换结果读出电路相同的结构赋予同一符号。第三实施方式的ad转换结果读出电路包括：ad转换结果用寄存器2、ad转换结果用寄存器3；读取检测电路4a；时钟更改电路5；数据发送电路6a；识别数据用寄存器8、识别数据用寄存器9。更具体来说，第三实施方式的ad转换结果读出电路除第一实施方式或第二实施方式的ad转换结果读出电路的结构以外，进而具备第一识别数据用寄存器8，所述第一识别数据用寄存器8在来自adc1的数据准备完毕信号drdy有效、且内部寄存器值变更禁止信号read_act_sync为“0”(无效)时，从adc1导入与ad转换结果相关联的识别数据，数据发送电路6a在发送许可信号rdata_en为“1”(有效)时，从第一ad转换结果用寄存器2读出ad转换结果并发送至外部装置，并且从第一识别数据用寄存器8读出识别数据并发送至外部装置。而且，第三实施方式的ad转换结果读出电路进而具备第二识别数据用寄存器9，所述第二识别数据用寄存器9在来自adc1的数据准备完毕信号drdy有效、且内部寄存器值变更禁止信号read_act_sync为“1”(有效)时，导入识别数据，第一识别数据用寄存器8也可以在内部寄存器值变更禁止信号read_act_sync变成“0”(无效)时，导入第二识别数据用寄存器9的输出。第三实施方式中，adc1除ad转换结果result以外，还输出与所述ad转换结果result相关联的识别数据did。而且，读取检测电路4a在发送完24位的ad转换结果后，为了发送例如8位的识别数据did而发出一个脉冲的发送许可信号rdata_en(图2的步骤s7)。数据发送电路6a根据发送许可信号rdata_en，从识别数据用寄存器8读出识别数据did并串行发送至spi主机7(图2的步骤s8)。这样，第三实施方式中，反复执行图2的步骤s7及步骤s8的处理，直到24位的ad转换结果再加上8位的识别数据did、即总计32位的数据发送完毕为止。就图3、图8的例子来说，发送完d0～d23的24位的数据后，发送例如8位的识别数据did。读取检测电路4a的其他动作与第一实施方式及第二实施方式中的读取检测电路4相同。接下来，对识别数据用寄存器8、识别数据用寄存器9的动作进行说明。若从adc1输出的数据准备完毕信号drdy从“1”(无效)下降为“0”(有效)、且内部寄存器值变更禁止信号read_act_sync为“0”(无效)，则识别数据用寄存器8导入从adc1输出的识别数据did。这样，识别数据用寄存器8的输出did_latch得以更新。但是，与ad转换结果用寄存器2同样，识别数据用寄存器8在从adc1输出的数据准备完毕信号drdy从“1”下降为“0”时，在内部寄存器值变更禁止信号read_act_sync已经变成“1”(有效)的情况下，无法导入识别数据did。另一方面，若从adc1输出的数据准备完毕信号drdy从“1”下降为“0”、且内部寄存器值变更禁止信号read_act_sync为“1”，则识别数据用寄存器9导入来自adc1的识别数据did。这样，识别数据用寄存器9的输出did_buf得以更新。而且，识别数据用寄存器8在内部寄存器值变更禁止信号read_act_sync从“1”变成“0”时，导入识别数据用寄存器9的输出did_buf。像这样，识别数据用寄存器8对识别数据did进行与ad转换结果用寄存器2相同的动作，识别数据用寄存器9进行与第二ad转换结果用寄存器3相同的动作。接下来，对识别数据did进行详细说明。作为识别数据did的生成方法，例如可例示以下四种。第一例是将基于ad转换处理的执行次数的数据设为识别数据did的方法。例如，识别数据是表示adc1的ad转换处理的执行次数的数据。具体来说，在adc1内计数ad转换处理的执行次数并将所述计数值设为识别数据did即可。像这样，通过记录ad转换处理的执行次数作为识别数据did，能够识别在某一时序执行的ad转换处理的ad转换结果和在其前后的时序执行的ad转换处理的ad转换结果。第二例是将基于ad转换处理的执行时刻的数据、例如表示利用adc1执行ad转换处理的时刻的数据设为识别数据did的方法。具体来说，adc1将ad转换处理的执行时刻(时戳)设为识别数据did即可。作为使用ad转换处理的执行时刻的具体方法，例如可例示以下两种。一种是在adc1的内部或外部设置实时时钟的方法。另一种是在adc1的内部或外部例如设置将电源接通时设为时刻0且每隔一定周期进行递增的计数器来代替实时时钟的方法。根据所述两种方法中的任一种，均能够识别在某一时序执行的ad转换处理的ad转换结果和在其前后的时序执行的ad转换处理的ad转换结果。进而，根据所述使用实时时钟的方法，能够记录执行ad转换处理的准确时刻。另一方面，根据所述不使用实时时钟的方法，能够抑制电路规模的增大。第三例是将每当执行ad转换处理时逻辑电平发生反转的1位的数据设为识别数据did的方法。即，识别数据did是每当利用adc1执行ad转换处理时逻辑电平发生反转的1位的数据。根据所述方法，能够识别在某一时序执行的ad转换处理的ad转换结果和在其前后的时序执行的ad转换处理的ad转换结果。而且，由于将识别数据did设为1位，能够减少必要的硬件资源，从而能够抑制电路规模的增大。第四例是将基于自由运行计数器(freeruncounter)的计数值的数据设为识别数据did的方法。例如，也可以通过8位的自由运行计数器来计数与ad转换处理的执行处理无关地连续输入的脉冲，并将所述计数值设为识别数据did。据此，不需要位宽度大的计数器，因此能够抑制电路规模的增大。另外，作为识别数据did而存储的数据也可以不是自由运行计数器的计数值(数值)本身，例如可为a～z等之类的顺序已知的字母表(alphabet)(字符代码)。以上，根据第三实施方式，对每个ad转换结果赋予识别数据，并将ad转换结果与识别数据成套(set)输出，因此，能够在接收到ad转换结果的spi主机7侧判断是否保持了所取得的ad转换结果的连续性。而且，根据第三实施方式，设置第一识别数据用寄存器8，且数据发送电路6a在来自读取检测电路4a的发送许可信号rdata_en有效时，从第一识别数据用寄存器8读出识别数据并发送至外部装置，由此，能够在外部装置侧判断ad转换结果的重复取得或ad转换结果的漏取的有无。进而，通过设置第二识别数据用寄存器9，能够避免识别数据的漏取的发生。例如，通过比较对应于所取得的ad转换结果的识别数据和对应于紧接在它之前所取得的ad转换结果的识别数据，同样能够在spi主机7侧判断ad转换周期的ad转换结果的重复取得或ad转换结果的漏取的有无、即，是否保持了所取得的ad转换结果的连续性。另外，第三实施方式中，对使用ad转换结果用寄存器2、ad转换结果用寄存器3两者的情况进行了说明，但也可以如第一实施方式中所说明的那样仅使用ad转换结果用寄存器2。如上所述，第一实施方式中，有可能发生ad转换结果的漏取，但根据第二实施方式及第三实施方式，能够在spi主机7侧判断这种漏取的有无。产业上的可利用性本发明能够应用于不考虑ad转换器的转换周期而读出ad转换结果的技术。符号的说明1：ad转换器2、3：ad转换结果用寄存器4、4a：读取检测电路5：时钟更改电路6、6a：数据发送电路7：spi主机8、9：识别数据用寄存器50、51：触发器当前第1页12当前第1页12