一种用于存储系统的安全隔离方法及装置与流程

本发明涉及微处理器设计技术，具体涉及一种用于存储系统的安全隔离方法及装置。

背景技术

随着计算机广泛的应用，社会对计算机的依赖也越来越大，信息安全问题正变得日益突出，敏感信息面临着巨大的泄露风险。因此，在现代微处理器设计中越来越多的关注信息安全，它往往采用多种软硬件安全技术共同保证敏感信息的安全。存储系统作为计算机系统中的关键部件，它的安全性对整个计算机系统的安全性至关重要。目前存储系统的安全主要技术是隔离和加密，由操作系统和mmu共同负责应用程序与应用程序之间、应用程序与操作系统之间的隔离，由加解密算法模块负责关键数据的加解密。但是一旦操作系统被攻破或者获取了密钥，整个系统的敏感信息都将被泄露。因此，如何实现存储系统的安全隔离，已经成为一项亟待解决的关键技术问题。

技术实现要素：

本发明要解决的技术问题：针对现有技术的上述问题，提供一种用于存储系统的安全隔离方法及装置，本发明能够将存储系统划分出多个安全域并对这些安全域分别设置访问条件，只有满足访问条件的请求才能访问安全域、不满足访问条件请求将被阻塞，从而实现了存储系统的安全隔离，具有硬件实现代价小、扩展性好、结构简单、易于实现的优点。

为了解决上述技术问题，本发明采用的技术方案为：

本发明提供一种用于存储系统的安全隔离方法，实施步骤包括：

1）截获片上网络对存储系统的读写请求，根据读写地址是否访问安全域来判断读写请求是否合法，如果读写请求合法则跳转执行步骤2）；否则跳转执行步骤3）；

2）继续向存储系统发送读写请求、等待并缓存响应报文，跳转步骤4）；

3）阻塞并丢弃读写请求、直接生成预设内容的响应报文，跳转步骤4）；

4）将读写请求求具有相同响应通道编号的响应报文按照读写请求的发起顺序返回给片上网络。

本发明提供一种用于存储系统的安全隔离装置，包括时钟转换单元和安全隔离装置，所述安全隔离装置包括控制寄存器单元、片上网络接口模块、写请求过滤单元、读请求过滤单元以及存储系统接口模块，所述片上网络接口模块分别通过写请求过滤单元、读请求过滤单元和存储系统接口模块相连，且所述写请求过滤单元、读请求过滤单元分别与控制寄存器单元相连，所述控制寄存器单元与时钟转换单元相连。

优选地，所述写请求过滤单元包括写合法检查模块、写合法标识检查模块、写地址fifo、维序缓冲、写数据控制fifo、写数据fifo、写返回fifo以及写返回选择模块，所述写合法检查模块根据控制寄存器单元设置的安全域信息对进入写请求的写地址进行合法检查来判断写请求是否合法，将合法的写请求的写地址写入写地址fifo以输出至存储系统接口模块，同时将所有写请求的写地址通道编号awid、写地址合法标志位awlegal写入维序缓冲、将所有写请求的合法检查结果作为合法标识位legal写入写数据控制fifo，所述写合法标识检查模块根据写数据控制fifo输出的合法标识位legal将非法的写请求的写数据丢弃、将合法的写请求的数据写入写数据fifo中以输出至存储系统接口模块，所述写返回fifo接收存储系统接口模块返回的响应报文，所述写返回选择模块根据维序缓冲中缓存项目输出的写地址合法标志位awlegal判断缓冲对应写请求的合法性，针对合法的写请求，则当写返回fifo中输出写请求的响应报文时将维序缓冲中对应的项弹出并将写请求的响应报文返回给片上网络接口模块；针对非法的写请求，则根据维序缓冲输出数据中的写地址通道编号awid以及根据控制寄存器单元中的预设内容生成返回的响应报文并返回给片上网络接口模块。

优选地，所述维序缓冲包含一个01序列和一个缓冲器buffer，所述01序列中的每一位是一个bit位，所述缓冲器buffer中的每一项对应01序列中的一位，且01序列在每一拍更新一次，所述缓冲器buffer中的某一项对应的写地址通道编号awid与响应报文编号bid相等或者合法标志位awlegal为0，则其在01序列中对应的值为1、否则为0，01序列中值为1的缓冲项目表示为一个可被写返回选择模块处理的缓冲项目；当维序缓冲的空标志b_empty为1时，表示响应报文编号bid无效，此时的01序列只有最前端的一位为1，其余位均为0；当维序缓冲的读使能信号为1时，通过01序列找到的项后面的项均需要前移一项；当维序缓冲的当写使能信号为1且读使能信号为0时，维序缓冲将输入信号写入尚未有有效数据的空间的最前端的位置处；当维序缓冲的读写使能信号均为1时，维序缓冲将输入信号写入最后一个有效数据所在的位置处。

优选地，所述读请求过滤单元包括读合法检查模块、读请求fifo、合法读缓冲、非法读缓冲、读数据fifo以及读数据选择模块，所述读合法检查模块根据控制寄存器单元设置的安全域信息对进入读请求的读地址进行合法检查来判断读请求是否合法，将合法的读请求写入读请求fifo以输出至存储系统接口模块、并将读请求的度地址通道编号arid写入合法读缓冲，针对非法的读请求基于合法读缓冲统计得到具有相同地址通道编号arid且尚未返回的合法读请求的数目num，并将读址通道编号arid、长度len及其数目num写入非法读缓冲中，所述读数据fifo接收存储系统接口模块返回的读数据，并将其输出数据中的返回通道编号rid分别输出给合法读缓冲用来选择可选弹出项、输出给非法读缓冲用来选择需要输出的项，并用输出数据中的用来标识当前数据为相应读请求的最后一拍数据的rlast来控制非法读缓冲的读使能，所述读数据选择模块检测非法读缓冲输出数据中的数目num，在数目num大于0时将读数据fifo输出的数据返回给片上网络接口模块、在数目num为0时根据非法读缓冲输出数据中的读址通道编号arid、长度len以及控制寄存器单元中的预设内容生成返回的响应报文并返回给片上网络接口模块。

优选地，所述合法读缓冲包含一个01序列和一个缓冲器buffer，所述01序列中的每一位是一个bit位，所述缓冲器buffer中的每一项对应01序列中的一位，且01序列在每一拍更新一次，针对可选弹出项，若缓冲器buffer中某一项对应的地址通道编号arid与读响应报文编号rid相等则在01序列中对应的值为1、否则为0；当合法读缓冲的读使能信号为1时，则合法读缓冲中对应01序列找到的项后面的项均需要前移一项；当合法读缓冲的写使能信号为1且读使能信号为0时，合法读缓冲将输入信号写入尚未有有效数据的空间的最前端的位置处；当合法读缓冲的读写使能信号均为1时，合法读缓冲将输入信号写入最后一个有效数据所在的位置处；针对合法读缓冲，统计缓冲器buffer内的地址通道编号arid与输入合法读缓冲的缓冲报文编号din相同的项目的数目num并输出。

优选地，所述非法读缓冲包含一个01序列和一个缓冲器buffer，所述01序列中的每一位是一个bit位，所述缓冲器buffer中的每一项对应01序列中的一位，且01序列在每一拍更新一次，所述缓冲器buffer中的某一项对应的地址通道编号arid与读响应报文编号rid相等或者具有相同地址通道编号arid且尚未返回的合法读请求的数目num为零，则其在01序列中对应的值为1、否则为0；当非法读缓冲的读使能信号为1时，通过01序列找到的项后面的项均需要前移一项；当非法读缓冲的写使能信号为1且读使能信号为0时，非法读缓冲将输入信号写入尚未有有效数据的空间的最前端的位置处；当非法读缓冲的读写使能信号均为1时，合法读缓冲将输入信号写入最后一个有效数据所在的位置处；当合法读缓冲的读使能信号为1时，则将非法读缓冲内地址通道编号arid与读响应报文编号rid相等的所有项中的数目num减1；针对非法读缓冲，在缓冲器buffer中找到第一次出现地址通道编号arid与读响应报文编号rid相等或者数目num为0的项，将该项对应的内容进行输出。

本发明用于存储系统的安全隔离方法具有下述优点：

1、本发明截获片上网络对存储系统的读写请求，根据读写地址是否访问安全域来判断读写请求是否合法，可通过存储系统中划分出多个安全域，将敏感信息存放在安全域中，普通信息存放在默认域中，从硬件上将敏感信息与普通信息隔离开来，从而保证敏感信息的安全。

2本发明实现的用于存储系统的安全隔离的部件阻止非法请求对存储系统的访问，有利于提升存储系统的效率，避免了因大量非法访问导致的工作效率低下的问题，同时本发明的实现方法具有硬件实现代价小的优点。

3、本发明对于各种存储系统均适用，具有良好的可扩展特性，且逻辑结构简单，易于实现。

本发明用于存储系统的安全隔离装置为与本发明用于存储系统的安全隔离实现方法相对应的装置，因此与用于存储系统的安全隔离实现方法相同的技术效果，在此不再赘述。

附图说明

图1为本发明实施例方法的基本流程示意图。

图2为本发明实施例装置的框架结构示意图。

图3为本发明实施例装置中写请求过滤单元的框架结构示意图。

图4为本发明实施例装置中维序缓冲的工作原理示意图。

图5为本发明实施例装置中读请求过滤单元的框架结构示意图。

图6为本发明实施例装置中合法读缓冲的工作原理示意图。

图7为本发明实施例装置中非法读缓冲的工作原理示意图。

图例说明：1、控制寄存器单元；2、片上网络接口模块；3、写请求过滤单元；31、写合法检查模块；32、写合法标识检查模块；33、写地址fifo；34、维序缓冲；35、写数据控制fifo；36、写数据fifo；37、写返回fifo；38、写返回选择模块；4、读请求过滤单元；41、读合法检查模块；42、读请求fifo；43、合法读缓冲；44、非法读缓冲；45、读数据fifo；46、读数据选择模块；5、存储系统接口模块。

具体实施方式

如图1所示，本实施例提供一种用于存储系统的安全隔离方法，实施步骤包括：

1）截获片上网络对存储系统的读写请求，根据读写地址是否访问安全域来判断读写请求是否合法，如果读写请求合法则跳转执行步骤2）；否则跳转执行步骤3）；

2）继续向存储系统发送读写请求、等待并缓存响应报文，跳转步骤4）；

3）阻塞并丢弃读写请求、直接生成预设内容的响应报文，跳转步骤4）；

4）将读写请求具有相同响应通道编号的响应报文按照读写请求的发起顺序返回给片上网络。

本实施例中，根据读写地址是否访问安全域来判断读写请求是否合法具体是依次扫描从安全域1到安全域n-1，每扫描一个安全域，则检查读写请求的地址是否在安全域的地址空间内，如果在该安全域内，则根据该域对应的安全控制寄存器检查该请求是否合法，并终止对后续安全域的扫描；否则进入下一个安全域进行检查，直到最多可支持的第n个域。

本实施例中，如果读写请求中的地址仍不在安全域n-1的地址空间内，则进入默认域0，访问地址落在默认域0的所有请求都是合法的。本实施例用于存储系统的安全隔离方法是基于axi接口连接在片上网络和存储系统（dram）的控制器之间，axi请求要求维序，所以步骤4）需要将读写请求的响应报文按照读写请求的发起顺序返回给片上网络，由于axi的读写请求是相互独立的，所以对读写请求的维序设计也是独立的。对于写请求而言，包括写地址通道aw、写数据通道w和写返回通道b，首先在写地址通道aw上需要使用一个缓存记录请求是否合法及其id，同时将合法请求转发出去；如果写数据通道w上数据对应的请求是合法的，将该数据进行转发，否则直接丢弃；接收到的b通道内返回的响应报文（response）都是合法请求的，内部需要根据之前的缓存的请求的合法性及id来维护装置发出的写返回通道b内的相同id的响应报文（response）是按照原请求顺序返回的。对于读请求而言，包括读地址通道ar、读数据通道r，首先在读地址通道ar上需要使用一个缓存记录请求是否合法及其id，同时将合法请求转发出去；接收到的读数据通道r内返回的数据都是合法请求的，在装置内部需要根据之前的缓存的请求的合法性及id来维护装置发出的读数据通道r内的相同id的数据是按照原请求顺序返回的。

如图2所示，本实施例提供一种用于存储系统的安全隔离装置，包括时钟转换单元和安全隔离装置，安全隔离装置包括控制寄存器单元1、片上网络接口模块2、写请求过滤单元3、读请求过滤单元4以及存储系统接口模块5，片上网络接口模块2分别通过写请求过滤单元3、读请求过滤单元4和存储系统接口模块5相连，且写请求过滤单元3、读请求过滤单元4分别与控制寄存器单元1相连，控制寄存器单元1与时钟转换单元相连。写请求过滤单元3和读请求过滤单元4分别截获片上网络对存储系统的写、读请求，根据读写地址是否访问安全域来判断读写请求是否合法，如果读写请求合法则继续向存储系统发送读写请求、等待并缓存响应报文；否则阻塞并丢弃读写请求、直接生成预设内容的响应报文，最终将读写请求的响应报文按照读写请求的发起顺序返回给片上网络。

本实施例中，时钟转换单元为apb桥，用于将片上网络的apb总线上传输的信号从apb的时钟域转换到axi时钟域，实现跨时钟转换。在开机上电时由bios或者uboot通过apb总线（如果apb的时钟域与axi的时钟域不同，则需要使用apb桥1进行跨时钟域转换）配置存储系统的安全域，设置安全隔离装置内的控制寄存器，即配置安全域的起始地址、结束地址、使能信号、访问安全域需要满足的条件（如该安全域只能读、只能写、只有在aw通道或ar通道内的prot[1]信号为0时才能读写等）、非法请求返回何种数据等控制寄存器。分别获取axi总线上有效的读写请求，根据地址找到所属的安全域或者默认域，然后根据该域的相关的配置寄存器检查该请求是否合法。安全隔离装置对非法请求进行过滤，但非法请求也必须返回报文，否则将造成系统的死锁，所以在安全隔离装置内部需要非法请求的返回报文进行处理，并对合法请求与非法请求的返回报文进行维序。axi协议的读写请求是相互独立的，故在安全隔离装置内部对返回报文的处理也是独立设计的。

安全隔离装置即为本实施例用于存储系统的安全隔离装置的核心部件。

本实施例中，控制寄存器单元1内主要是一些控制寄存器，如安全域的起始地址寄存器、结束地址寄存器、使能寄存器等，这些控制寄存器用来表明每一个安全域的地址空间的起始地址、结束地址、使能等标志，进而控制写请求过滤单元3、读请求过滤单元4过滤的行为。

本实施例中，片上网络接口模块2为axislave接口，用于和片上网络的aximaster接口相连；存储系统接口模块5则为aximaster接口相连，用于和存储系统（dram）的控制器dmc相连，安全隔离装置通过片上网络接口模块2、存储系统接口模块5实现了片上网络、存储系统（dram）的控制器dmc两者之间的媒介，从而可以利用写请求过滤单元3、读请求过滤单元4截获读写请求并进行过滤。

如图3所示，写请求过滤单元3包括写合法检查模块31、写合法标识检查模块32、写地址fifo33、维序缓冲34、写数据控制fifo35、写数据fifo36、写返回fifo37以及写返回选择模块38，写合法检查模块31根据控制寄存器单元1设置的安全域信息对进入写请求的写地址进行合法检查来判断写请求是否合法，将合法的写请求的写地址写入写地址fifo33以输出至存储系统接口模块5，同时将所有写请求的写地址通道编号awid、写地址合法标志位awlegal写入维序缓冲34、将所有写请求的合法检查结果作为合法标识位legal写入写数据控制fifo35，写合法标识检查模块32根据写数据控制fifo35输出的合法标识位legal将非法的写请求的写数据丢弃、将合法的写请求的数据写入写数据fifo36中以输出至存储系统接口模块5，写返回fifo37接收存储系统接口模块5返回的响应报文，写返回选择模块38根据维序缓冲34中缓存项目输出的写地址合法标志位awlegal判断缓冲对应写请求的合法性，针对合法的写请求，则当写返回fifo37中输出写请求的响应报文时将维序缓冲34中对应的项弹出并将写请求的响应报文返回给片上网络接口模块2；针对非法的写请求，则根据维序缓冲34输出数据中的写地址通道编号awid以及根据控制寄存器单元1中的预设内容生成返回的响应报文并返回给片上网络接口模块2。

本实施例中，写合法检查模块31用来判断写请求是否合法，写合法标识检查模块32用来根据写数据控制fifo35输出的合法标识位legal选择将写数据丢弃或者写入写数据fifo36，写地址fifo33用来存储合法写请求，维序缓冲34用来存储写地址通道编号awid、写地址合法标志位awlegal，写数据控制fifo35用来存储合法写请求的合法标识位legal，写数据fifo36用来缓存合法请求的数据，写返回fifo37用来缓存合法请求返回值，写返回选择模块38用来选择返回的响应报文。写合法检查模块31进行合法性判断后，且若写请求为合法请求，则将除握手信号ready和valid之外的请求信号（axi协议中每个通道内都有一组握手信号ready和valid）均写入写地址fifo33中。写返回选择模块38根据维序缓冲34输出的合法标志位awlegal判断是应该处理合法请求还是处理非法请求。若为合法请求，则处理写返回fifo37内的数据；若为非法请求，则根据写返回fifo37输出数据中的bid以及根据寄存器的内容生成返回的响应报文。经过写返回选择模块38处理后的b通道的数据通过axislave接口转发给片上网络。

其中，写地址fifo33、写数据控制fifo35、写数据fifo36、写返回fifo37均为标准fifo（先进先出）队列结构。

如图4所示，维序缓冲34包含一个01序列和一个缓冲器buffer，01序列中的每一位是一个bit位，缓冲器buffer中的每一项对应01序列中的一位，且01序列在每一拍更新一次，缓冲器buffer中的某一项对应的写地址通道编号awid与响应报文编号bid相等或者合法标志位awlegal为0，则其在01序列中对应的值为1、否则为0，01序列中值为1的缓冲项目表示为一个可被写返回选择模块38处理的缓冲项目；当维序缓冲34的空标志b_empty为1时，表示响应报文编号bid无效，此时的01序列只有最前端的一位为1，其余位均为0；当维序缓冲34的读使能信号为1时，通过01序列找到的项后面的项均需要前移一项；当维序缓冲34的当写使能信号为1且读使能信号为0时，维序缓冲34将输入信号写入尚未有有效数据的空间的最前端的位置处；当维序缓冲34的读写使能信号均为1时，维序缓冲34将输入信号写入最后一个有效数据所在的位置处。维序缓冲34用来对写返回通道b的信号进行维序的，它的端口中包括时钟信号、复位信号、空标志信号、满标志信号、写使能信号、读使能信号、输入信号、输出信号、bid信号以及b_empty信号，其中时钟和复位信号都来自axi域的时钟和复位信号、空标志信号及满标志信号是维序缓冲34输出的空满标志、写使能信号（当前请求是否为有效请求）与输入信号（写地址通道编号awid及合法标志位awlegal）均来自写合法检查模块31、读使能信号来自b_empty及bready信号、bid用来选择需要输出的项，b_empty则用来表示bid是否有效，bid与b_empty均来自写返回fifo37。

如图5所示，读请求过滤单元4包括读合法检查模块41、读请求fifo42、合法读缓冲43、非法读缓冲44、读数据fifo45以及读数据选择模块46，读合法检查模块41根据控制寄存器单元1设置的安全域信息对进入读请求的读地址进行合法检查来判断读请求是否合法，将合法的读请求写入读请求fifo42以输出至存储系统接口模块5、并将读请求的度地址通道编号arid写入合法读缓冲43，针对非法的读请求基于合法读缓冲43统计得到具有相同地址通道编号arid且尚未返回的合法读请求的数目num，并将读址通道编号arid、长度len及其数目num写入非法读缓冲44中，读数据fifo45接收存储系统接口模块5返回的读数据，并将其输出数据中的通道编号rid分别输出给合法读缓冲43用来选择可选弹出项、输出给非法读缓冲44用来选择需要输出的项，并用输出数据中的用来标识当前数据为相应读请求的最后一拍数据的rlast来控制非法读缓冲44的读使能，读数据选择模块46检测非法读缓冲44输出数据中的数目num，在数目num大于0时将读数据fifo45输出的数据返回给片上网络接口模块2、在数目num为0时根据非法读缓冲44输出数据中的读址通道编号arid、长度len以及控制寄存器单元1中的预设内容生成返回的响应报文并返回给片上网络接口模块2。

本实施例中，读请求fifo42用来存储合法请求，合法读缓冲43用来存储合法请求的读址通道编号arid（读地址通道内的id），非法读缓冲44用来存储非法请求的arid、len（读地址通道内的len）及与当前的非法请求具有相同arid且尚未返回的合法请求的数目num，读数据fifo45用来存储读数据通道r上的读数据。有效的读请求通道ar的信号经过读合法检查模块41后，若该请求为合法请求，则将除握手信号ready和valid之外的请求信号均写入读请求fifo42中，且将请求中的arid信号写入合法读缓冲43中，若该请求为非法请求，则将请求中的arid、arlen以及当前的非法请求具有相同arid且尚未返回的合法请求的数目num（在合法读缓冲43中统计得到）写入非法读缓冲44中。读请求fifo42内的数据信号通过aximaster接口转发给存储系统；存储系统对每一个读请求处理结束之后都将通过读数据通道r将处理结果返回，aximaster接口在接收到有效r通道的信号后直接写入读数据fifo45中；读数据fifo45的输出的数据中的rid进入合法读缓冲43、非法读缓冲44中，在合法读缓冲43中用来选择可选弹出项，而在非法读缓冲44中用来选择需要输出的项，读数据fifo45的输出的数据中的用来标识当前数据为相应读请求的最后一拍数据的rlast则用来控制合法读缓冲43的读使能信号。读数据选择模块46根据非法读缓冲44输出数据中的数目num判断是应该处理合法请求还是处理非法请求。若num大于0，则处理读数据fifo45内的数据，若num为0，则根据非法读缓冲44输出的arid、arlen以及控制非法请求输出的寄存器处理该非法请求。经过读数据选择模块46处理后的读数据通道r的数据通过axislave接口转发给片上网络。其中，读请求fifo42、读数据fifo45均为标准fifo（先进先出）队列结构。

如图6所示，合法读缓冲43包含一个01序列和一个缓冲器buffer，01序列中的每一位是一个bit位，缓冲器buffer中的每一项对应01序列中的一位，且01序列在每一拍更新一次，针对可选弹出项，若缓冲器buffer中某一项对应的地址通道编号arid与读响应报文编号rid相等则在01序列中对应的值为1、否则为0；当合法读缓冲43的读使能信号为1时，则合法读缓冲43中对应01序列找到的项后面的项均需要前移一项；当合法读缓冲43的写使能信号为1且读使能信号为0时，合法读缓冲43将输入信号写入尚未有有效数据的空间的最前端的位置处；当合法读缓冲43的读写使能信号均为1时，合法读缓冲43将输入信号写入最后一个有效数据所在的位置处；针对合法读缓冲43，统计缓冲器buffer内的地址通道编号arid与输入合法读缓冲43的缓冲报文编号din相同的项目的数目num并输出。合法读缓冲43用来对读数据通道r的信号进行维序，它的端口中包括时钟信号、复位信号、空标志信号、满标志信号、写使能信号、读使能信号、输入信号、输出信号（num信号）、rid信号，其中时钟和复位信号都来自axi域的时钟和复位信号、空标志信号及满标志信号是合法读缓冲43输出的空满标志、写使能信号（当前请求是否为有效且合法请求）与输入信号（读地址通道编号arid）均来自检查模块41、读使能信号与读数据fifo45的用来标识当前数据为相应读请求的最后一拍数据的rlast信号相关、输出信号将进入非法读缓冲44，rid用来选择需要输出的项，也来自读数据fifo45。

如图7所示，非法读缓冲44包含一个01序列和一个缓冲器buffer，01序列中的每一位是一个bit位，缓冲器buffer中的每一项对应01序列中的一位，且01序列在每一拍更新一次，缓冲器buffer中的某一项对应的地址通道编号arid与读响应报文编号rid相等或者具有相同地址通道编号arid且尚未返回的合法读请求的数目num为零，则其在01序列中对应的值为1、否则为0；当非法读缓冲44的读使能信号为1时，通过01序列找到的项后面的项均需要前移一项；当非法读缓冲44的写使能信号为1且读使能信号为0时，非法读缓冲44将输入信号写入尚未有有效数据的空间的最前端的位置处；当非法读缓冲44的读写使能信号均为1时，合法读缓冲43将输入信号写入最后一个有效数据所在的位置处；当合法读缓冲43的读使能信号为1时，则将非法读缓冲44内地址通道编号arid与读响应报文编号rid相等的所有项中的数目num减1（表示该项前面的尚未处理的且与该项具有相同id的合法请求的数目少了一个）；针对非法读缓冲44，在缓冲器buffer中找到第一次出现地址通道编号arid与读响应报文编号rid相等或者数目num为0的项，将该项对应的内容进行输出。buffer73用来对读数据通道r的信号进行维序，它的端口中包括时钟信号、复位信号、空标志信号、满标志信号、写使能信号、读使能信号、输入信号、输出信号、rid信号，其中时钟和复位信号都来自axi域的时钟和复位信号、空标志信号及满标志信号是非法读缓冲44输出的空满标志、写使能信号（当前请求是否为有效且非法请求）与输入信号（读地址通道编号arid、拍数len、来自合法读缓冲44的num）均来自检查模块41、读使能信号与读数据fifo45的用来标识当前数据为相应读请求的最后一拍数据的rlast信号相关、输出信号将进入读数据选择模块46，rid用来选择需要输出的项，也来自读数据fifo45。

综上，本实施例用于存储系统的安全隔离装置提出了从存储系统划分出安全域，以保证敏感信息的安全，且使用一种高效的、易于实现、低延迟的方法实现了axi协议的维序。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。