本发明涉及服务器技术领域，特别是涉及一种服务器背板CPLD状态自适应系统及方法。
背景技术：
随着信息几何式增长，云计算和AI领域的蓬勃发展，传统的应用正在变得越来越复杂，需要支持更多的用户，需要更强的计算能力，需要更加稳定安全等等，服务器技术也随着飞速发展，应用领域也越来越深入，而为了支撑这些不断增长的需求，服务器硬件配置呈现多样化、专业化的趋势，不再是传统服务器简单CPU内存算力的堆叠。
随着数量业务爆发式增长，服务器越来越追求大带宽和高吞吐量，高速40G/100G网络设备卡逐步取代目前的千兆万兆以太网卡实现更高网络吞吐量，各类型号存储盘层出不穷，包括SATA接口、M.2接口、NVME接口和M.3接口等等，以便实现更高的硬盘存取速度。
然而，在面对多样化硬件和多样化应用领域，传统CPLD无法自适应满足多样化应用场景，只能是一类场景使用一版CPLD，造成CPLD版本繁复，管控困难，研发端需要开发维护大量CPLD版本，PCBA工厂需要申请多种料号对板卡进行管控，整机工厂需要编写高度复杂的自动化程式甚至手动控制整机的可靠性测试，对CPLD的开发和维护效率造成了影响。
技术实现要素：
本发明实施例中提供了一种服务器背板CPLD状态自适应系统及方法，以解决现有技术中CPLD开发和维护效率低的问题。
为了解决上述技术问题，本发明实施例公开了如下技术方案：
本发明第一方面提供了一种服务器背板CPLD状态自适应系统，包括依次连接的BMC、CPLD、存储芯片和拨码开关，其中，所述BMC与CPLD之间通过总线连接，实现数据通信；所述CPLD与所述存储芯片的数据输出端，从所述存储芯片中读取ROM程序；所述拨码开关的输出端与所述存储芯片的地址端连接，选取ROM程序保存地址。
优选地，所述存储芯片的写允许端与所述BMC的控制端连接，用于接收BMC的控制信号。
优选地，所述拨码开关为多位拨码开关。
优选地，所述CPLD与所述存储芯片通过多条数据传输线连接。
优选地，其特征在于，所述所述CPLD还与所述存储芯片的使能端连接。
本发明第二方面提供了一种服务器背板CPLD状态自适应方法，包括：
设置拨码状态：
对服务器进行复位；
获取所述拨码状态及历史状态；
判断所述拨码状态与所述历史状态是否一致；
是则直接启动CPLD，否则向CPLD写入新的ROM程序后启动CPLD。
优选地，设置拨码状态具体包括；
当需要更换CPLD应用场景时，将拨码状态设置为待更换应用场景所对应ROM程序所在地址。
优选地，对服务器进行复位具体包括：
所述拨码状态设置完毕后向服务器发送复位信号：
服务器根据所述复位信号进行复位。
优选地，获取所述拨码状态及历史状态具体包括：
从存储芯片获取拨码状态；
从CPLD获取历史状态。
优选地，向CPLD写入新的ROM程序具体包括；
当所述拨码状态与所述历史状态不一致时，向存储芯片发送控制信号；
将所述拨码状态以及对应的RON程序写入CPLD。
由以上技术方案可见，本发明中将CPLD涉及到的全部应用场景的ROM代码保存在存储芯片中，且每个ROM代码的保存地址唯一，当需要更换更换应用场景时，通过改变拨码状态，向存储芯片发送一个地址信号，存储芯片通过解析地址信号确定ROM程序，然后BMC通过将存储芯片获取的地址信号以及CPLD中保存的地址信号进行比较确定应用场景是否更换，在更换时向存储芯片发送控制信号，向CPLD写入新的ROM程序，从而实现不同应用场景使用一块CPLD，提高了CPLD开发和维护效率。
附图说明
了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种服务器背板CPLD状态自适应系统的结构示意图；
图2为本发明实施例提供的一种服务器背板CPLD状态自适应系统的电路连接示意图；
图3为本发明实施例提供的一种服务器背板CPLD状态自适应方法的流程示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
参见图1，为本发明实施例提供的一种服务器背板CPLD状态自适应系统的结构示意图，如图1所示，本发明实施例提供的服务器背板CPLD状态自适应系统包括。BMC、CPLD、存储芯片和拨码开关
BMC、CPLD、存储芯片和拨码开关依次连接，其中，所述BMC与CPLD之间通过总线连接，实现数据通信；所述CPLD与所述存储芯片的数据输出端，从所述存储芯片中读取ROM程序；所述拨码开关的输出端与所述存储芯片的地址端连接，选取ROM程序保存地址。
参见图2，为本发明实施例提供的一种服务器背板CPLD状态自适应系统的电路连接示意图，根据图2对本发明实施例的电路连线及功能进行具体说明。
如图2所示，拨码开关采用CIPSW_4芯片，采用的是0/1的二进制编码原理，对于n位的拨码开关可以实现2n个拨码状态，拨码开关与存储芯片的地址端连接，图2中的2148芯片为存储芯片，D0-D3为4个地址端，本发明实施例中的拨码开关为多位拨码开关，因此为与拨码开关的个数对应，存储芯片也应具有相同数量的地址端，在本实施例中以4位拨码开关为例进行说明，具体实施中的实际使用数量由用户自行设定。
存储芯片的D0-D3接受到拨码开关的信号后会获得4位二进制高低电平，每个4位二进制高低电平对应存储芯片中的一个存储位置，其中保存有唯一的ROM程序，例如，CPLD的一个应用场景为SATA SSD，另一个应用场景为NVME SSD，很显然两个应用场景会对应不同的拨码状态，为便于说明，本发明实施例中将SATA SSD定义为0000状态，NVME SSD定义为0001状态，则当用户从拨码开关输入0000时，存储芯片会到0000状态所表示的存储地址读取数据，因此，0000状态所对应的存储地址中保存的即为SATA SSD所对应的ROM程序。
存储芯片的输出端即为图2中的存储芯片的A0-A9，其与CPLD直接连接，用于将对饮地址中的ROM程序发送到CPLD中，本发明实施例中存储芯片与CPLD之间通过多条数据传输线连接，可以满足不同协议下的数据传输，例如，对于单总线传输协议仅需要采用其中的一条数据传输线即可，而对于双总线传输协议则需要两根数据传输线，数据传输线的具体设置数量又用户根据实际情况自行设置，在此不再赘述。另外，为了保证存储芯片的正常使用，本发明实施例中将存储芯片的使能端(图2中CE端)与CPLD连接，通过CPLD驱动存储芯片的运行。
因为会存在一种使用情况即CPLD中已经保存有当前应用场景对应的ROM程序，则不需要再重复发送，为解决此问题，本发明实施例中将存储芯片的写允许端(图2中WE端)与BMC的控制端连接，通过BMC的控制实现对CPLD进行ROM程序的写入。
参见图3，为本发明实施例提供的一种服务器背板CPLD状态自适应方法的流程示意图，如图3所示，本发明实施例提供的服务器背板CPLD状态自适应方法包括：
S10：设置拨码状态。
用户根据需要切换的场景通过拨动拨码开关设置对应的拨码状态，从而使存储芯片通过解析地址端信号获得对应应用场景的ROM程序存储位置。
S20：对服务器进行复位。
因为CPLD的应用场景改变之后其中加载的ROM程序也将改变，但是现有技术中难以实现对CPLD内部程序的在线修改，因此需要对服务器进行复位，复位之后再对CPLD进行程序加载才能保证CPLD的正常运行。服务器复位通过复位信号触发，用户在设置完拨码状态后立即向服务器发送复位信号，通知服务器复位，服务器在接收到复位信号后立即结束所有进程并进行服务。
S30：获取所述拨码状态及历史状态。
为不免在不同的工作人员操作下进行重复的应用场景设置，造成CPLD的多次加载ROM程序影响运行效率，每次复位之后服务器在进行上电时BMC会分别从CPLD中获取历史拨码状态，并同存储芯片中获取现在的拨码状态。
S40：判断所述拨码状态与所述历史状态是否一致。
获取到拨码状态与历史状态之后对两者进行比较，如果一直则说明CPLD中已经加载了该应用场景的ROM程序，可以直接执行步骤S60：启动CPLD进行使用，如果比较结果不一致则说明CPLD中还没有加载该应用程序对应的ROM程序，此时BMC向存储芯片发送控制信号，执行步骤S50：向CPLD写入新的ROM程序，然后再执行步骤S60启动CPLD。
对于初次设置应用场景的情况，因为CPLD中没有保存任何数据，因此比较结果默认为不一致并执行步骤S50。
本发明中将CPLD涉及到的全部应用场景的ROM代码保存在存储芯片中，且每个ROM代码的保存地址唯一，当需要更换更换应用场景时，通过改变拨码状态，向存储芯片发送一个地址信号，存储芯片通过解析地址信号确定ROM程序，然后BMC通过将存储芯片获取的地址信号以及CPLD中保存的地址信号进行比较确定应用场景是否更换，在更换时向存储芯片发送控制信号，向CPLD写入新的ROM程序，从而实现不同应用场景使用一块CPLD，提高了CPLD开发和维护效率。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。