技术特征：
技术总结
一种用于执行打包的数据元素的双并发乘法的设备和方法。例如，处理器的一个实施例包括：解码器，用来解码第一指令以生成解码的指令；第一源寄存器，存储第一多个打包的数据元素；第二源寄存器，存储第二多个打包的数据元素；执行电路，执行所述经解码的指令，执行电路包括：乘法器电路，执行来自第一源寄存器的第一打包的数据元素与来自第二源寄存器的第二打包的数据元素和来自第一源寄存器的第三打包的数据元素与来自第二源寄存器的第四打包的数据元素的并发双乘法以分别生成第一和第二积；所述乘法器电路用来根据立即数从第一源寄存器选择第一和第三打包的数据元素并且从第二源寄存器选择第二和第四打包的数据元素以生成第一和第二积。
技术研发人员：V.马杜里;E.奥德-艾哈迈德-瓦尔;J.科巴尔;M.查尼;R.瓦伦丁;B.杨
受保护的技术使用者：英特尔公司
技术研发日：2018.09.27
技术公布日：2019.04.05