可挠式像素阵列基板及应用其的可挠式显示面板的制作方法

本发明是有关于一种显示面板，且特别是有关于一种可挠式像素阵列基板及应用其的可挠式显示面板。

背景技术：

可挠式显示面板具备相当的可弯曲能力，以应用在例如液晶显示器(lcd)、电浆显示面板(pdp)或有机发光二极管(oled)显示器上，或是应用在电子书以及电子纸上。

此外，为使可挠式显示面板具有触控功能，一般会附加触控感测结构于可挠基板上，然而触控感测结构的厚度若太厚将影响可挠性显示面板的可弯曲能力，导致不易弯折且无法使中性轴维持在面板中间位置。

技术实现要素：

本发明系有关于一种可挠式像素阵列基板及应用其的可挠式显示面板，用以感测垂直方向的形变量，藉以产生一感测信号。

根据本发明的一方面，提出一种可挠式像素阵列基板，包括一可挠基板、多个像素单元以及一三维感测结构。可挠基板具有一显示区。多个像素单元设置于显示区。三维感测结构设置于显示区，三维感测结构包含由至少一导电材料制成的一垂直导通部、一上导通部以及一下导通部，其中上导通部与下导通部延伸于此些像素单元的周围且分别连接垂直导通部的相对两端。

根据本发明的一方面，提出一种具有上述可挠式像素阵列基板的可挠式显示面板。

在一实施例中，垂直导通部、上导通部与下导通部由制作各像素单元的像素电极、半导体层、栅极层、导体层、源极以及漏极的至少一导电材料所组成。

在一实施例中，垂直导通部至少包括一第一导电部、一镂空部以及一第二导电部，镂空部位于第一导电部与第二导电部之间，且第一导电部与第二导电部于一垂直方向受压时经由镂空部彼此电性连接。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：

附图说明

图1a绘示依照本发明一实施例的可挠式像素阵列基板的示意图。

图1b绘示依照本发明一实施例的可挠式像素阵列基板的电路示意图。

图2a绘示依照本发明一实施例的三维感测结构的示意图。

图2b绘示依照本发明另一实施例的三维感测结构的示意图。

图2c绘示依照本发明一实施例的三维感测结构的立体示意图。

图3a绘示依照本发明一实施例的可挠式像素阵列基板的外观示意图。

图3b绘示依照本发明另一实施例的可挠式像素阵列基板的外观示意图。

图4a绘示依照本发明另一实施例的可挠式像素阵列基板的示意图。

图4b及4c绘示另二实施例的三维感测结构的示意图。

图5a及5b绘示三维感测结构受压变形后的示意图。

图6a及6b图分别绘示依照本发明另二实施例的垂直导通部的示意图。

图7a及7b绘示依照本发明一实施例的可挠式像素阵列基板的示意图，其中镂空部以蚀刻方式移除。

图8绘示依照本发明一实施例的可挠式显示面板的示意图。

其中，附图标记：

100、101、102：可挠式像素阵列基板

110：可挠基板

111：缓冲层

112：第一绝缘层

113：第二绝缘层

114：第三绝缘层

115：第四绝缘层

120：像素单元

130、130’：三维感测结构

131：垂直导通部

132：上导通部

133：下导通部

132a：第一分支导线

132b：第二分支导线

133a：第三分支导线

133b：第四分支导线

1311：第一导电部

1312：第二导电部

1313：镂空部

1314：第三导电部

140：显示介质

150：触控层

160：覆盖层

200：可挠式显示面板

da：显示区

pe1：像素电极

pe2：相对电极

t1、t2：晶体管

ic：驱动晶片

fpc：软性电路板

sl：半导体层

g：栅极层

c：电容器

cl：导体层

s：源极

m：金属层

sl：扫描线

dl：数据线

va：垂直通道

obp1：第一有机层

obp2：第二有机层

具体实施方式

以下是提出实施例进行详细说明，实施例仅用以作为范例说明，并非用以限缩本发明欲保护的范围。以下是以相同/类似的符号表示相同/类似的元件做说明。

图1a绘示依照本发明一实施例的可挠式像素阵列基板100的示意图。图1b绘示依照本发明一实施例的可挠式像素阵列基板100的电路示意图。基本上，可挠式像素阵列基板100具有多个像素单元120以及多个三维感测结构130，但在图1a及1b中，仅绘示单一个像素单元120以及单一个三维感测结构130，做为以下范例说明。

请参照图1a及1b，可挠式像素阵列基板100包括一可挠基板110、多个像素单元120以及一三维感测结构130。可挠基板110具有一显示区da。多个像素单元120设置于显示区da。三维感测结构130设置于显示区da，三维感测结构130包含由至少一导电材料制成的一垂直导通部131、一上导通部132以及一下导通部133，其中上导通部132与下导通部133延伸于此些像素单元120的周围且分别连接垂直导通部131的相对两端。

可挠基板110的显示区da为设置像素电极pe1、相对电极pe2、晶体管t1、t2以及三维感测结构130等元件的区域，也就是使用者观看影像的区域，而可挠基板110的周边区例如为驱动晶片ic的封装区，驱动晶片ic可经由cop(chiponplastic)封装技术固着于可挠基板110上，并藉由软性电路板fpc与外部电路模块(图未绘示)电性连接，如图2b所示。周边区的一部分为可弯折区，可挠基板110的材质可选用有机聚合物，例如：聚酰亚胺(polyimide；pi)、聚萘二甲酸乙醇酯(polyethylenenaphthalate；pen)、聚对苯二甲酸乙二酯(polyethyleneterephthalate；pet)、聚碳酸酯(polycarbonates；pc)、聚醚砜(polyethersulfone；pes)或聚芳基酸酯(polyarylate)，或其它合适的材料、或前述至少二种材料的组合。在一实施例中，可挠基板110也依照显示面板的类型增加额外功能，例如：偏光功能、增光功能、光扩散功能或其它合适的功能。

可挠基板110上可形成多个缓冲层111与多个绝缘层112～115。缓冲层111能够协助半导体层sl稳定地形成于可挠基板110上，其材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)，但本发明不以此为限。于其它实施例中，亦可选择性地不形成缓冲层111，或者缓冲层111的材料可为有机材料或前述无机材料与有机材料的组合。绝缘层112～115的材料可选择与缓冲层111的材料相同。

晶体管t2可包括一半导体层sl、一栅极层g、一导体层cl、一源极s以及一漏极d。半导体层sl可为单层或多层结构，其包含非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟锗锌氧化物)、或含有掺杂物(dopant)于上述材料中、或上述的组合。在一实施例中，半导体层sl的两端分别与源极s以及漏极d电性连接，也就是说，半导体层sl的高掺杂区可分别做为源极的接合区与漏极的接合区。

此外，第一绝缘层112覆盖于半导体层sl上，栅极层g形成于第一绝缘层112上且对应位于半导体层sl上方。在本实施例中，栅极层g可以金属材料制作，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。第一绝缘层112位于半导体层sl与栅极层g之间，以做为栅极绝缘层。

在一实施例中，三维感测结构130的下导通部133(或第一导电部1311)例如与制作各晶体管t2的一栅极层g或一半导体层sl的至少一导电材料为同一膜层的不同部分。也就是说，在制作栅极层g或半导体层sl时，一并制作下导通部133(或第一导电部1311)。

另外，第二绝缘层113覆盖于第一绝缘层112上，导体层cl对应形成于栅极层g上方，且第二绝缘层113位于半导体层sl与导体层cl之间，以形成一电容器c于栅极层g与源极s之间，如图1b所示。导体层cl的材料可与栅极层g的材料相同。

接着，形成多个贯穿第二绝缘层113的接触孔并填入导电材料，以分别形成连接半导体层sl的源极s与漏极d、连接栅极层g的金属层m以及连接导体层cl的金属层m。接着，形成第三绝缘层114于第二绝缘层113上，第三绝缘层114覆盖在晶体管t2的源极s以及漏极d上，第三绝缘层114例如是一钝化层。

在一实施例中，三维感测结构130的垂直导通部131(第一导电部1311、第二导电部1312或两者皆是)例如与制作各晶体管t2的一栅极层g或一半导体层sl的至少一导电材料为同一膜层的不同部分。也就是说，在制作栅极层g或半导体层sl时，一并制作垂直导通部131。或者，三维感测结构130的垂直导通部131例如与制作各晶体管t2的一栅极层g、一导体层cl、一源极s或一漏极d的至少一导电材料为同一膜层的不同部分。也就是说，在制作栅极层g、导体层cl、源极s或漏极d时，一并制作垂直导通部131。

接着，形成一像素电极pe1(例如阳极层)于第三绝缘层114上，并覆盖一第四绝缘层115(例如钝化层)于像素电极pe1的周围。第四绝缘层115显露像素电极pe1的上表面。有机发光层oe可形成于显露的像素电极pe1的上表面，并以一相对电极pe2(例如阴极层)覆盖在有机发光层oe上，以形成有机发光二极管元件oled。像素电极pe1可为金属、铟锡氧化物、铟锌氧化物或上述材料的组合，常见的有铟锡氧化物/银/铟锡氧化物的组合物。

在一实施例中，三维感测结构130的上导通部132例如与制作各像素电极pe1或相对电极pe2的至少一导电材料为同一膜层的不同部分。也就是说，在制作各像素电极pe1及相对电极pe2时，一并制作上导通部132。

在图1b中，可挠式像素阵列基板100的各个像素单元120还具有一扫描线sl、一数据线dl以及晶体管t1，晶体管t1的栅极与扫描线sl连接，晶体管t1的漏极与数据线dl连接，且晶体管t1的源极s与另一晶体管t2的栅极层g连接，晶体管t2的栅极层g用以控制通过有机发光二极管oled的电流，以控制有机发光二极管oled发光或不发光。

请参照图2a、2b及2c，在一实施例中，垂直导通部131的数量可为多个，例如三个或三个以上，上导通部132与下导通部133可依序连接于此些垂直导通部131之间。在图2a中，多个垂直导通部131通过上导通部132与下导通部133相互并联，在图2b中，多个垂直导通部131通过下导通部133相互连接。在图2c中，多个垂直导通部131通过上导通部132与下导通部133相互串联。

在图2c中，上导通部132包括平行排列的一第一分支导线132a以及一第二分支导线132b。下导通部133包括平行排列的一第三分支导线133a以及一第四分支导线133b。由左而右来看，第三分支导线133a、垂直导通部131、第一分支导线132a、垂直导通部131、第四分支导线133b、垂直导通部131、第二分支导线132b相互串联，以形成绕线型的三维感测结构130。上述实施例虽以第一分支导线132a、第二分支导线132b、第三分支导线133a以及第四分支导线133b串接于四个垂直导通部131为例，但本发明亦可以采用其他连接方式(直线排列、堆叠、3维阵列)来形成三维感测结构130。

请参照图3a及3b，可挠式像素阵列基板100上可形成多个三维感测结构130，使用者可按压由多个三维感测结构130所组成的一感应区sa，使三维感测结构130产生形变，以产生一感应信号。感应信号可用以表是相对应的电阻值，电阻值与三维感测结构130的形变量有关，当三维感测结构130的长度减少时，电阻值会下降。当同时按压多个三维感测结构130时，形变量增加，可进一步放大感应信号。

请参照图4a，其绘示依照本发明另一实施例的可挠式像素阵列基板101的示意图。可挠式像素阵列基板101包括一可挠基板110、多个像素单元120以及一三维感测结构130。有关像素单元120中的像素电极pe1以及晶体管t2中的半导体层sl、栅极层g、导体层cl、源极s、漏极d的配置与制作方式，请参照上述实施例的说明，在此不再赘述。此外，三维感测结构130的垂直导通部131、上导通部132与下导通部133中的至少一可与像素电极pe1为同一膜层的不同部分。或者，三维感测结构130的垂直导通部131、上导通部132与下导通部133中的至少一可与半导体层sl、栅极层g、导体层cl、源极s以及漏极d中的至少一为同一膜层的不同部分。也就是说，垂直导通部131、上导通部132与下导通部133可由制作像素电极pe1、半导体层sl、栅极层g、导体层cl、源极s以及漏极d的至少一导电材料所组成。

与上述实施例相同的部分，请参照上述实施例的说明，在此不再赘述。不同之处在于，在本实施例中，三维感测结构130’的垂直导通部131包括一第一导电部1311、一镂空部1313以及一第二导电部1312。镂空部1313位于第一导电部1311与第二导电部1312之间，且第一导电部1311与第二导电部1312于一垂直方向受压时经由镂空部1313彼此电性连接。

镂空部1313为不具有导电材料的区域，例如以蚀刻的方式移除绝缘层而形成一空槽。镂空部1313位于第一导电部1311与第二导电部1312之间。当使用者未按压三维感测结构130’时，第一导电部1311与第二导电部1312保持电性隔离，此时，电阻值非常大。当使用者按压三维感测结构130’时，第一导电部1311与第二导电部1312相互靠近而彼此电性连接，电阻值改变，因而产生一感应信号。

在一实施例中，第一导电部1311可与制作各晶体管t2的一栅极层g或一半导体层sl的一第一导电材料为同一膜层的不同部分。第二导电部1312可与制作各晶体管t2的一源极s或一漏极d的一第二导电材料为同一膜层的不同部分。镂空部1313例如为移除位于第一导电部1311与第二导电部1312之间的一绝缘层而形成。上述的绝缘层可为第一绝缘层112、第二绝缘层113、第三绝缘层114或其组合。

请参照图4b及4c，其绘示另二实施例的三维感测结构130a及130b的示意图。图4b中的三维感测结构130a的配置方式与图1a中的三维感测结构130相似，而图4c中的三维感测结构130b的配置方式与图4a中的三维感测结构130’相似，其差异在于：三维感测结构130a及130b的下方可包括一第一有机层obp1，第一有机层obp1位于下导通部133下方。此外，三维感测结构130a及130b的上方可包括一第二有机层obp2，第二有机层obp2位于上导通部132上方。由于第一有机层obp1与第二有机层obp2为软性材质，相对于制作垂直导通部131、上导通部132、下导通部133的导电材料较软，可确保下压三维感测结构130a及130b时有较大的形变。

请参照图5a及5b，当第一导电部1311与第二导电部1312于一垂直方向受压而相互靠近时，第一导电部1311与第二导电部1312彼此电性连接，以产生一感应信号。

请参照图6a及6b，其分别绘示依照本发明另二实施例的垂直导通部131的示意图。在一实施例中，垂直导通部131例如包括一第一导电部1311、一第二导电部1312、一镂空部1313以及一第三导电部1314。如同上述实施例所述，第一导电部1311可与制作各晶体管t2的一栅极层g或一半导体层sl的一第一导电材料为同一膜层的不同部分，第二导电部1312可与制作各晶体管t2的一源极s或一漏极d的一第二导电材料为同一膜层的不同部分，第三导电部1314可与制作像素电极pe1或相对电极pe2的一第三导电材料为同一膜层的不同部分。

在图6a中，镂空部1313位于第二导电部1312与第三导电部1314之间，且镂空部1313例如移除位于第二导电部1312与第三导电部1314之间的一绝缘层而形成。也就是说，将位于像素电极pe1以及晶体管t2之间的第三绝缘层114局部移除之后，即可形成镂空部1313。

此外，在图6b中，镂空部1313位于第一导电部1311与第二导电部1312之间，且镂空部1313例如移除位于第一导电部1311与第二导电部1312之间的一绝缘层而形成。也就是说，将位于各晶体管t2的栅极层g或半导体层sl以及源极s或漏极d之间的第二绝缘层113局部移除之后，即可形成镂空部1313。

图7a及7b绘示依照本发明一实施例的可挠式像素阵列基板102的示意图，其中镂空部1313以蚀刻方式移除。本实施例以垂直导通部131具有第一导电部1311、第二导电部1312以及一镂空部1313为例。首先，在制作镂空部1313之前，先将光阻材料1315形成于第一导电部1311上，接着，将第二导电部1312形成于光阻材料1315上。接着，以湿式蚀刻移除填入第二绝缘层113中的光阻材料1315，以形成图7b所示的镂空部1313。

另一方面，当第二绝缘层113上方覆盖有第三绝缘层114时，更可以干式蚀刻方式移除部分第三绝缘层114而形成垂直通道va，此垂直通道va与第二绝缘层113被移除的部分(即镂空部1313)相连通，因此，蚀刻液可经由垂直通道va进入到第二绝缘层113中而移除光阻材料1315，因而形成镂空部1313。

在图6a及6b中，利用上述的干式及/或湿式蚀刻方式，可将预先形成于第二导电部1312或第三导电部1314下方的光阻材料1315移除，即可形成镂空部1313于第二绝缘层113中或第三绝缘层114中，其作法相同，在此不再赘述。

请参照图8，可挠式显示面板200包括一可挠式像素阵列基板100、一显示介质140、一触控层150以及一覆盖层160。显示介质140可为液晶层、有机电致发光层或其他适当材料。触控层150位于显示介质140与覆盖层160之间，可侦测物体触碰面板时的电容变化而产生一触控信号。由于可挠式显示面板200采用内建的三维感测结构130、130’，不需采用外加的方式贴附，因此可挠式显示面板200的中性轴可维持在面板中间位置，且可挠式显示面板200的整体厚度不会太厚故不会影响可挠性显示面板200的可弯曲能力。

本发明上述实施例所揭露的可挠式像素阵列基板及应用其的可挠式显示面板，其中三维感测结构用以感测垂直方向的形变量，藉以产生一感测信号。三维感测结构可由制作像素电极、半导体层、栅极层、导体层、源极以及漏极的至少一导电材料所组成，以减少显示面板的整体厚度，且可避免因面板太厚而影响可挠性显示面板的可弯曲能力。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。