一种适用于高性能SOC芯片的高速串行总线解串IP核的制作方法

本实用新型涉及高速串行通信领域，特别涉及一种适用于高性能 SOC芯片使用的高速串行总线解串IP核。

背景技术：

随着集成电路制造工艺的改进以及面向应用的系统级芯片的发展，集成电路设计者已经可以把越来越多、越来越复杂的功能模块集成到同一个芯片上，许多功能芯片例如高速AD等都采用了高速串行的方式进行数据传输，现有的高速串行总线解串装置可处理数据最大速率低，数据速率范围小，且部分装置输出数据存在一定的错误。

技术实现要素：

本实用新型提供了一种适用于高性能SOC芯片的高速串行总线解串IP核，用于解决高速串行总线解串装置可处理数据最大速率低以及解串输出信号错误的的问题。

实现本实用新型所用的技术特征为：

一种适用于高性能SOC芯片的高速串行总线解串IP核，其特征在于：包括配置寄存器、采样串并转换模块、数据移位模块，所述配置寄存器分别与所述采样串并转换模块和所述数据移位模块电连接，所述采样串并转换模块与所述数据移位模块电连接；所述采样串并转换模块用于对输入的高速串行数据进行采样并完成串转并功能，所述数据移位模块用于对所述采样串并转换模块输出的并行数据进行移位并输出与测试码一致的信号，所述配置寄存器用于配置所述采样串并转换模块、所述数据移位模块，分别使所述采样串并转换模块完成对输入的高速串行数据进行采样和串转并功能、所述数据移位模块完成对所述采样串并转换模块输出的并行数据进行移位并输出与测试码一致的信号。

进一步的，所述采样串并转换模块包括数据通道和时钟通道；

所述数据通道用于对高速串行数据采样与串转并，所述数据通道包括数据采样电路和串转并电路，所述数据采样电路包括第一数据输入端和第二数据输入端，所述第一数据输入端和所述第二数据输入端分别经端接电阻后与高速串行总线电连接，所述数据采样电路输出端与所述串转并电路输入端电连接，所述串转并电路输出端与所述数据移位模块输入端电连接；

所述时钟通道用于给所述数据通道提供时钟，所述时钟通道包括时钟采样电路、延迟锁相环电路、分频器，所述时钟采样电路包括第一时钟输入端和第二时钟输入端，所述第一时钟输入端和所述第二时钟输入端分别经端接电阻后与高速串行总线电连接，所述时钟采样电路输出端与所述延迟锁相环电路输入端电连接，所述延迟锁相环电路输出端与所述分频器输入端电连接，所述分频器输出端连接至各所述数据通道上，此时所述采样串并转换模块内的延迟锁相环电路输入信号为高速串行输入数据的数据位时钟。

进一步的，所述时钟通道还包括异或运算器、二分选择器，所述异或运算器第一输入端与相邻数据通道的数据采样电路输出端电连接，所述异或运算器第二输入端与所述时钟采样电路电连接；所述二分选择器第一输入端与所述异或运算器输出端电连接，所述二分选择器第二输入端与所述时钟采样电路输出端电连接，所述二分选择器输出端与所述延迟锁相环电路电连接，此时所述采样串并转换模块内的延迟锁相环电路输入时钟为高速串行数据的数据位时钟与高速串行采样数据经异或运算产生的时钟。

进一步的，所述采样串并转换模块串行输入数据的最高速率为 1Gbps。

进一步的，所述数据移位模块输出的移位并行数据位宽为8位或 10位或12位或14位或16位，通过配置寄存器进行位宽参数的配置。

有益效果：

本实用新型采样串转并转换模块实现对总线高速串行数据的采样以及转换，提高了解串IP核可处理的最大数据速率，同时通过数据移位模块将采样串并转换模块输出并行数据与总线上的高速串行数据进行对比和移位，保证了输出数据的准确性。

附图说明

下面结合附图及具体实施例对本实用新型作进一步说明，其中:

图1是本实用新型结构示意图；

图2是本实用新型具体实施例整体结构图。

具体实施方式

以下将结合实施例和附图对本实用新型的构思、具体结构及产生的技术效果进行清楚、完整地描述，以充分地理解本实用新型的目的、特征和效果。显然，所描述的实施例只是本实用新型的一部分实施例，而不是全部实施例，基于本实用新型的实施例，本领域的技术人员在不付出创造性劳动的前提下所获得的其他实施例，均属于本实用新型保护的范围。

如图1所示，一种适用于高性能SOC芯片的高速串行总线解串 IP核，包括配置寄存器、采样串并转换模块、数据移位模块，所述配置寄存器分别与所述采样串并转换模块和所述数据移位模块电连接，所述采样串并转换模块与所述数据移位模块电连接；所述采样串并转换模块用于对输入的高速串行数据进行采样并完成串转并功能，所述数据移位模块用于对所述采样串并转换模块输出的并行数据进行移位并输出与测试码一致的信号，所述配置寄存器用于配置所述采样串并转换模块、所述数据移位模块，分别使所述采样串并转换模块完成对输入的高速串行数据进行采样和串转并功能、所述数据移位模块完成对所述采样串并转换模块输出的并行数据进行移位并输出与测试码一致的信号，所述配置寄存器还可通过配置使所述IP核处于低功耗模式。

如图2所示，所述采样串并转换模块包括依次排列的八个数据通道和一个时钟通道3，所述时钟通道3位于第二数据通道2和第三数据通道4之间。

所述时钟通道3包括第一时钟端接电阻31、第二时钟端接电阻 32、时钟采样电路33、异或运算器34、二分选择器35、延迟锁相环电路36、分频器37；

所述时钟采样电路33用于完成对高速串行总线数据位同步时钟的采样，采用差分信号输入，采用差分信号输入可以减少部分误差，所述时钟采样电路33的第一时钟输入端经阻值为100Ω的第一时钟端接电阻31后接入高速串行总线，所述时钟采样电路33的第二时钟输入端经阻值为100Ω的第二时钟端32接电阻后接入高速串行总线，输入端分别串联端接电阻31和32用于匹配线路的阻抗，可以有效的减轻反射信号影响，所述时钟采样电路33配置端连接至高速串行总线上，用于接收所述配置寄存器对所述时钟通道3的配置参数；所述时钟采样电路33的输出端与二分选择器35的第二输入端连接；所述异或运算器34的第二异或输入端连接至所述时钟采样电路33的输出端，第一异或输入端连接至相邻第二数据通道2的第二数据采样电路 23输出端，所述异或运算器34的输出端与二分选择器35的第一输入端连接，所述二分选择器35用于工作模式的选择：第一种工作模式是将时钟采样电路33采样输出的数据位同步时钟信号输入至延迟锁相环电路36；第二种工作模式是将时钟采样电路33采样输出的数据位同步时钟信号作为选通脉冲信号与第二数据通道2的数据采样电路23采样输出的数据采样信号经过异或运算器34后产生的时钟信号输入至延迟锁相环电路36，第一异或输入端可以连接至所述采样串并转换模块的任意一个数据采样电路的输出端；所述延迟锁相环电路36用于产生一个与延迟锁相环电路36输入端频率一致的时钟并从输出该时钟信号，所述延迟锁相环电路36输出端与分频器37输入端连接，所述分频器37输出端分别连接至八个数据通道的数据采样电路上，所述分频器37输出的分频时钟作为八个数据通道采样和转换高速串行数据的同步时钟。

所述数据通道内的构造是一致的，所述数据通道均包括端接电阻、数据采样电路、串转并电路；

以第一数据通道1为例，所述数据采样电路13用于完成对高速串行总线数据的采样，采用差分信号输入，采用差分信号输入可以减少部分误差，所述数据采样电路13的第一数据输入端通过阻值为100 Ω的第一数据端接电阻11后接入高速串行总线，所述数据采样电路 13的第二数据输入端通过阻值为100Ω的第二数据端接电阻12后接入高速串行总线，输入端分别串联端接电阻11和12用于匹配线路的阻抗，可以有效的减轻反射信号影响，所述数据采样电路13配置端连接至高速串行总线上，用于接收所述配置寄存器对所述第一时钟通道1的配置参数；所述数据采样电路13的输出端与串转并电路14的输入端连接，所述串转并电路14用于将数据采样电路13采样输出的高速串行数据转换成并行数据并从所述串转并电路14输出端输出至所述数据移位模块，所述串转并电路14输出的并行数据位宽可以根据所述配置寄存器进行更改，串转并电路14输出的位宽可以为8位、 10位、12位、14位、16位，因此可以根据实际情况的需要配置所述配置寄存器的参数使串转并电路14输出相应位宽的并行数据。

所述数据移位模块接收到所述采样串并转换模块八个数据通道分别输出的八路并行数据后，先将这八路并行数据存放于所述数据移位模块的移位缓存区内，之后根据高速串行总线输入的高速串行数据测试码特征对缓存区内的并行数据进行移位操作，并将移位后的移位并行数据输出，当数据移位模块检测到输出的移位并行数据与高速串行数据的测试码一致时即停止移位操作并记录此移位的位数，之后便以该固定移位位数对后续缓存区内的并行数据进行移位，由此得到正确的移位并行数据。所述数据移位模块除了根据外部数据源测试码特征对缓存区内的并行数据进行移位外，还可以通过配置寄存器内的参数对缓存区内的并行数据进行移位。

需要说明的是，以上所述只是本实用新型的较佳实施例而已，本实用新型并不局限于上述实施方式，只要其以相同的手段达到本实用新型的技术效果，都应属于本实用新型的保护范围。