专利名称：用于多电源芯片的电源总线结构的制作方法
技术领域：
本发明涉及半导体集成电路设计，特别涉及用于多电源芯片的电源总线结构。
背景技术：
如今的集成电路芯片为了区隔噪声一般都有多组电源。常用的电源组有用于输入 输出(I/O)的、内部逻辑电路的、各个模拟电路模块的以及用于测试的。对于一般的纯逻辑 芯片，两到三组电源就足够了。但是对于数模混合(Mixed Signal)芯片或者系统级芯片 (S0C)，三组以上甚至多达十几组电源都会集成在一个独立封装的芯片中。随着集成电路芯片电源组的数目越来越多，其全芯片静电防护设计也变得更为复 杂。目前一般采取多区域多电源总线的解决方案，将不同应用的多组电源安排在芯片的不 同区域，各组电源之间用电源分隔单元区分。例如，参照图1所示，一种多区域多电源总线结构的实例包括多组电源，其中两 组相邻电源包括用于数字电路区域的电源组及用于模拟电路区域的电源组，其中VDD、 GND代表本地的一组电源线；VDDHA、VSSHA代表用于模拟电路区域的一组全局电源总线； VDDHD、VSSHD代表用于数字电路区域的一组全局电源总线。数字电路区域的电源组包括 具有数字I/O引脚的电源单元、具有高电位全局电源总线VDDHD引脚的电源单元、具有低电 位全局电源总线VSSHD引脚的电源单元。模拟电路区域的电源组包括具有模拟I/O引脚 的电源单元、具有高电位全局电源总线VDDHA引脚的电源单元、具有低电位全局电源总线 VSSHA引脚的电源单元。各个电源单元中都设置静电放电器件以进行局部静电防护。而在 具有高电位电源总线VDDHD引脚的电源单元及具有模拟I/O引脚的电源单元之间还有电源 分隔单元。所述电源分隔单元包括电气连接高电位全局电源总线VDDHD、VDDHA的静电放电 器件，以及电气连接低电位全局电源总线VSSHD、VSSHA的静电放电器件。所述静电放电器 件在静电放电发生时，使得不同组的全局电源总线连通，以对出现静电放电区域的电路进 行保护。例如，当数字电路区域产生静电放电时，电源分隔单元中的静电放电器件就会将 VDDHD与VDDHA连通，或将VSSHD与VSSHA连通，以分流静电放电电流，对数字电路区域的电 路进行保护。然而，随着芯片中电源组的越来越多，上述结构的电源分隔单元就会过多增加芯 片的面积。
发明内容
本发明解决现有技术应用于多电源的芯片的电源总线结构，在电源组较多时会增 加芯片的面积，且影响全芯片静电防护效能的问题。为解决上述问题，本发明提供一种用于多电源芯片的电源总线结构，包括贯穿全 芯片的一组全局电源总线以及与所述全局电源总线电气连接的各组电源，其中，相邻两组电源中至少有一组电源具有一组局部电源总线，所述电源组中具有多个电源单元，其中至少一个电源单元具有分隔高电位局部电源总线与低电位全局电源总线的 静电放电器件；至少另一个电源单元具有分隔低电位局部电源总线与高电位全局电源总线 的静电放电器件。与现有技术相比，上述电源总线结构具有以下优点通过相邻两组电源中的一组 电源中相应电源单元的静电放电器件，实现分隔不同两组电源的目的。因此，无需在两组电 源间设置额外的电源分隔单元。在芯片的电源组数目较多的情况下，可以减少芯片的面积。
图1是现有的一种多区域多电源总线结构的实例示意图；图2是本发明用于多电源芯片的电源总线结构的一种实施例示意图；图3是本发明用于多电源芯片的电源总线结构的另一种实施例示意图。
具体实施例方式现有电源总线结构中的电源分隔单元，其分别通过用于高电位的静电放电器件和 用于低电位的静电放电器件，来实现不同组间高电位全局电源总线和低电位全局电源总线 的分隔，以及对各组电源进行静电防护。而对现有电源总线结构的进一步分析可以发现，各 组电源中的电源单元中已具有用于低电位全局电源总线的静电放电器件和用于高电位全 局电源总线的静电放电器件。因此，若能在分隔全局电源总线时与上述电源单元中的同种 静电放电器件实现共用，就无需再在两组电源间设置电源分隔单元。基于此，本发明用于多电源芯片的电源总线结构的一种实施方式，包括贯穿全芯 片的一组全局电源总线以及与所述全局电源总线电气连接的各组电源，其中，相邻两组电源中至少有一组电源具有一组局部电源总线，所述电源组中具有多个 电源单元，其中至少一个电源单元具有分隔高电位局部电源总线与低电位全局电源总线的 静电放电器件；至少另一个电源单元具有分隔低电位局部电源总线与高电位全局电源总线 的静电放电器件。上述实施方式中，通过在相邻两组电源中的至少一组电源中设置局部电源总线， 使得该组电源由局部电源总线供电，而另一组电源由全局电源总线供电。从而，对于相邻两 组电源，无需在全局总线的层次进行电源分隔。并且，应用现有电源总线结构中，各组电源本身已具有的应用于高电位的静电放 电器件和应用于低电位的静电放电器件，来实现全局电源总线和局部电源总线的分隔。因此，上述实施方式的电源总线结构，其无需再在相邻两组电源之间设置电源分 隔单元，在芯片的电源组数目较多的情况下，可以减少芯片的面积。以下通过具体的电源总结结构实例进行进一步说明。参照图2所示，本发明用于多电源芯片的电源总线结构的一种实施例包括多组电 源，其中两组相邻电源包括用于数字电路区域的电源组及用于模拟电路区域的电源组，其中VDD、GND代表本 地的一组电源线；VDDHDG、VSSHDG代表一组全局电源总线，该组全局电源总线贯穿整个芯 片；VDDHAG、VSSHAG代表用于模拟电路区域的一组局部电源总线，其专用于模拟电路区域 的供电。
数字电路区域的电源组包括具有数字I/O引脚的电源单元10、具有低电位全局 电源总线VSSHDG引脚的电源单元11、具有高电位全局电源总线VDDHDG引脚的电源单元 12。电源单元10中具有两个串联的静电放电器件，电气连接于高电位全局电源总线 VDDHDG和低电位全局电源总线VSSHDG之间，所述数字I/O引脚的引线分别与所述两个静电 放电器件电气连接。例如，以M0S管作为静电放电器件，连接VDDHDG的是PM0S管，而连接 VSSHDG 的是 NM0S 管。电源单元11、12中各具有一个静电放电器件，其两端分别电气连接于高电位全局 电源总线VDDHDG和低电位全局电源总线VSSHDG之间。模拟电路区域的电源组包括具有模拟I/O引脚的电源单元20、具有低电位局部 电源总线VSSHAG引脚的电源单元21、具有高电位局部电源总线VDDHAG引脚的电源单元 22。电源单元20的结构与电源单元10的结构相似，其区别在于两个静电放电器件电 气连接于高电位局部电源总线VDDHAG和低电位局部电源总线VSSHAG之间。电源单元21的结构与电源单元11的结构相似，其区别在于静电放电器件电气连 接于高电位全局电源总线VDDHDG和低电位局部电源总线VSSHAG之间。所述静电放电器件 实质分隔了高电位全局电源总线VDDHDG和低电位局部电源总线VSSHAG。并且，当数字电路 区域产生静电放电时，所述静电放电器件将高电位全局电源总线VDDHDG和低电位局部电 源总线VSSHAG连通，分流静电放电电流，以保护数字电路区域。若以M0S管作为静电放电 器件，此处是NM0S管。正电压的静电放电实际上通过NM0S中的寄生BJT放电，负电压的静 电放电通过NM0S的漏和衬底间的寄生二极管放电。电源单元22的结构与电源单元12的结构相似，其区别在于静电放电器件电气连 接于高电位局部电源总线VDDHAG和低电位全局电源总线VSSHDG之间。所述静电放电器件 实质分隔了高电位局部电源总线VDDHAG和低电位全局电源总线VSSHDG。并且，当数字电路 区域产生静电放电时，所述静电放电器件将高电位局部电源总线VDDHAG和低电位全局电 源总线VSSHDG连通，分流静电放电电流，以保护数字电路区域。若以M0S管作为静电放电 器件，此处是NM0S管。正电压的静电放电实际上通过NM0S中的寄生BJT放电，负电压的静 电放电通过NM0S的漏和衬底间的寄生二极管放电。参照图3所示，本发明用于多电源芯片的电源总线结构的另一种实施例包括多组 电源，其中两组相邻电源包括用于数字电路区域的电源组及用于模拟电路区域的电源组，其中VDD、GND代表本 地的一组电源线；VDDHDG、VSSHDG代表一组全局电源总线，该组全局电源总线贯穿整个芯 片；VDDHAG、VSSHAG代表用于模拟电路区域的一组局部电源总线，其专用于模拟电路区域 的供电；VDDHDG1、VSSHDG1代表用于数字电路区域的一组局部电源总线，其专用于数字电 路区域的供电。数字电路区域的电源组包括具有数字I/O引脚的电源单元100、具有低电位全局 电源总线VSSHDG引脚的电源单元101、具有高电位全局电源总线VDDHDG引脚的电源单元 102。电源单元100中具有两个串联的静电放电器件，电气连接于高电位局部电源总线VDDHDG1和低电位局部电源总线VSSHDG1之间，而高电位局部电源总线VDDHDG1与全局电源 总线VDDHDG电气连接，低电位局部电源总线VSSHDG1与全局电源总线VSSHDG电气连接，所 述数字I/O引脚的引线分别与所述两个静电放电器件电气连接。例如，以M0S管作为静电 放电器件，连接VDDHDG 1的是PM0S管，而连接VSSHDG 1的是NM0S管。电源单元101、102中各具有一个静电放电器件，其两端分别电气连接于高电位局 部电源总线VDDHDG1和低电位局部电源总线VSSHDG1之间。模拟电路区域的电源组包括具有模拟I/O引脚的电源单元200、具有低电位局部 电源总线VSSHAG引脚的电源单元201、具有高电位局部电源总线VDDHAG引脚的电源单元 202。电源单元200的结构与电源单元100的结构相似，其区别在于两个静电放电器件 电气连接于高电位局部电源总线VDDHAG和低电位局部电源总线VSSHAG之间。电源单元201的结构与电源单元101的结构相似，其区别在于静电放电器件电气 连接于高电位全局电源总线VDDHDG和低电位局部电源总线VSSHAG之间。所述静电放电器 件实质分隔了高电位全局电源总线VDDHDG和低电位局部电源总线VSSHAG。并且，当数字电 路区域产生静电放电时，所述静电放电器件将高电位全局电源总线VDDHDG和低电位局部 电源总线VSSHAG连通，分流静电放电电流，以保护数字电路区域。若以M0S管作为静电放 电器件，此处是NM0S管。电源单元202的结构与电源单元102的结构相似，其区别在于静电放电器件电气 连接于高电位局部电源总线VDDHAG和低电位全局电源总线VSSHDG之间。所述静电放电器 件实质分隔了高电位局部电源总线VDDHAG和低电位全局电源总线VSSHDG。并且，当数字电 路区域产生静电放电时，所述静电放电器件将高电位局部电源总线VDDHAG和低电位全局 电源总线VSSHDG连通，分流静电放电电流，以保护数字电路区域。若以M0S管作为静电放 电器件，此处是NM0S管。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种用于多电源芯片的电源总线结构，其特征在于，包括贯穿全芯片的一组全局 电源总线以及与所述全局电源总线电气连接的各组电源，其中，相邻两组电源中至少有一组电源具有一组局部电源总线，所述电源组中具有多个电源 单元，其中至少一个电源单元具有分隔高电位局部电源总线与低电位全局电源总线的静电 放电器件；至少另一个电源单元具有分隔低电位局部电源总线与高电位全局电源总线的静 电放电器件。
2.如权利要求1所述的用于多电源芯片的电源总线结构，其特征在于，相邻两组电源 中仅有一组电源具有一组局部电源总线。
3.如权利要求1所述的用于多电源芯片的电源总线结构，其特征在于，相邻两组电源 均具有各自的一组局部电源总线，其中一组电源的局部电源总线分别与对应的全局电源总 线电气连接。
4.如权利要求1所述的用于多电源芯片的电源总线结构，其特征在于，所述分隔高电 位局部电源总线、低电位全局电源总线的静电放电器件为NMOS管。
5.如权利要求1所述的用于多电源芯片的电源总线结构，其特征在于，所述分隔低电 位局部电源总线与高电位全局电源总线的静电放电器件为NMOS管。
6.如权利要求1所述的用于多电源芯片的电源总线结构，其特征在于，所述相邻两组 电源分别用于数字电路区域的电源组以及用于模拟电路区域的电源组。
7.如权利要求6所述的用于多电源芯片的电源总线结构，其特征在于，所述用于数字 电路区域的电源组包括具有数字I/O引脚的电源单元，所述用于模拟电路区域的电源组包 括具有模拟I/O引脚的电源单元，所述具有数字I/O引脚以及具有模拟I/O引脚的电源单 元中均包括与高电位全局电源总线或高电位局部电源总线相连的静电放电器件，以及与 低电位全局电源总线或低电位局部电源总线相连的静电放电器件。
8.如权利要求7所述的用于多电源芯片的电源总线结构，其特征在于，与高电位全局 电源总线或高电位局部电源总线相连的静电放电器件为PMOS管。
9.如权利要求7所述的用于多电源芯片的电源总线结构，其特征在于，与低电位全局 电源总线或低电位局部电源总线相连的静电放电器件为NMOS管。
全文摘要
一种用于多电源芯片的电源总线结构，包括贯穿全芯片的一组全局电源总线以及与所述全局电源总线电气连接的各组电源，其中，相邻两组电源中至少有一组电源具有一组局部电源总线，所述电源组中具有多个电源单元，其中至少一个电源单元具有分隔高电位局部电源总线与低电位全局电源总线的静电放电器件；至少另一个电源单元具有分隔低电位局部电源总线与高电位全局电源总线的静电放电器件。在芯片的电源组数目较多的情况下，所述电源总线结构可以减少芯片的面积。
文档编号H01L23/60GK101996967SQ20091019444
公开日2011年3月30日 申请日期2009年8月17日 优先权日2009年8月17日
发明者何军 申请人:上海宏力半导体制造有限公司