专利名称：嵌入式芯片的电性连接端结构及其制法的制作方法
技术领域：
本发明是关于一种嵌入式芯片的电性连接端结构及其制法，特别是关于一种整合在电路板中半导体芯片的电性连接端结构及其制造方法。
背景技术：
随着半导体封装技术的发展，半导体装置(Semiconductor device)已开发出不同的封装型态，其中球栅阵列式(Ball grid array，BGA)半导体封装件是一种先进的半导体封装技术，其特点在于采用基板安置半导体芯片，并利用自动对位(Self-alignment)技术，在该基板背面植置多个成栅状阵列排列的锡球(Solder ball)，使相同单位面积的半导体芯片载体上可以容纳更多的输入/输出连接端(I/O connection)，满足高度集成(Integration)半导体芯片的要求，并借这些锡球将整个封装单元焊接并电性连接至外部的印刷电路板。
一般半导体装置的工序，首先由芯片载体制造者生产适用于该半导体装置的芯片载体，如基板或导线架，之后，再将这些芯片载体交给半导体封装者进行置晶、模压以及植球等工序，最后，才可完成客户端所需要的电子功能的半导体装置。其间涉及不同工序行业(包括芯片载体制造行业与半导体封装行业)，因此实际制造过程中不仅步骤烦琐且界面不易整合，况且，若客户端要变更功能设计时，其整合层面的变更会更加复杂，不能满足变更灵活性的需求与经济效益。
此外，对于一般倒装芯片式半导体装置的工序，主要是在完成晶圆集成电路工序后，在该晶圆内芯片的电性连接垫上形成一层焊块底部金属化(Under bump metallurgy，UBM)结构层以供承载金属凸块，再进行切单作业以将该晶圆切割形成多个芯片，之后将该倒装芯片式半导体芯片接置并电性连接至基板上。其中该UBM结构层与金属凸块的工序首先在该半导体晶圆表面形成绝缘保护层(Passivation layer)，并曝露出电性连接垫位置，接着在该电性连接垫上利用溅镀及电镀形成包括有多层金属的UBM结构层；之后将拒焊层设置在该绝缘保护层上，且该拒焊层预设有多个开口，曝露出该UBM结构层；然后进行焊料涂布工序，例如将锡铅合金(Sn/Pb)的焊料，通过该拒焊层的开口，利用网版印刷的技术涂布至该UBM结构层，再进行回焊(Reflow)工序以将焊料焊接至该UBM结构层上，之后将该拒焊层移除，并进行第二次回焊程序以将该焊料圆球化，在半导体晶圆上形成金属凸块，借该金属凸块提供半导体芯片与基板间的电性导接，然后再进行半导体的封装工序。
上述工序不仅繁琐且界面不易整合，因此，为整合芯片载体的制造与半导体封装的工序，本发明的申请人开发出一种可整合半导体芯片的电路板结构，其主要是在完成晶圆集成电路工序，并在该晶圆内芯片的电性连接垫上形成导电结构后，再进行切单作业，将该晶圆切割形成多个芯片单元，以将该芯片单元嵌埋入电路板预设的开口中，之后在该导电结构上形成电镀金属结构，并电性导接该芯片与该电路板，完成整合有半导体芯片的电路板结构。
图1A至图1I是在晶圆的电性连接垫上形成导电结构与电镀金属结构的工序。如图1A所示，提供晶圆10，该晶圆10包括多个芯片100，其中，该晶圆10已完成集成电路工序，且在该晶圆10表面形成有图案化保护层11，外露出该晶圆内芯片的电性连接垫12。如图1B所示，在该电性连接垫12上形成锌化层13(作为催化层)与无电电镀镍层14，使该镍层14得以有效附着于该电性连接垫12上，同时利用该镍层14使该电性连接垫12与后续形成的铜金属有效隔绝。如图1C所示，在该镍层14上形成沉积金层15，借以保护该镍层14，同时使后续沉积的铜金属有效附着其上。如图1D所示，在该金层15上形成无电电镀厚铜层16，并将该晶圆10进行切割，以形成多个芯片100，其后即可将该芯片100内嵌在电路板101的预定开口102中。如图1E所示，在该内嵌有芯片100的电路板101表面上形成绝缘层17，例如ABF(Ajinomoto Build-up Film，商品名，日商味之素公司出产)。如图1F所示，利用激光钻孔技术，移除对应在该芯片的电性连接垫12位置处的部分绝缘层17与部分厚铜层16，借以形成开口170，并将该开口170内残留的厚铜层16作为后续沉积金属的接合层。其后，可对该开口170处进行除胶渣(De-smear)作业。如图1G所示，在该绝缘层及该开口表面形成导电层18，该导电层可先经由镀上钯层(作为催化层)后，再利用无电电镀方式形成铜层。如图1H所示，在该导电层18上形成图案化阻层19，并在该阻层19上形成多个开口190，外露出对应该芯片电性连接垫处的导电层18。如图1I所示，进行电镀工序以在该图案化阻层19的开口190中形成电镀金属结构191，例如铜金属，供后续芯片与电路板的导电路径。
上述工序中，在形成该芯片上电性连接垫的导电结构中，必须先后形成该镍层与厚铜层，但该镍层与厚铜层是采用无电电镀方式形成，其必需花费比较多的工序时间与工序成本，导致工序效率明显下降，同时在形成该厚铜层前尚需先沉积金层，也造成工序流程的增加与成本的提高。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种嵌入式芯片的电性连接端结构及其制法，可有效缩短工序流程与时间。
本发明的另一目的在于提供一种嵌入式芯片的电性连接端结构及其制法，可有效节省工序成本。
为达上述及其它目的，本发明的嵌入式芯片的电性连接端结构的制法，主要是在完成晶圆集成电路工序并切割形成多个芯片单元后，将该芯片单元嵌埋入电路板的结构中，然后在该整合有芯片的电路板结构上形成绝缘层，并使该绝缘层形成多个开口，其中，至少一开口对应该芯片的电性连接垫位置，以外露出该芯片的电性连接垫，还在该芯片的电性连接垫上形成金属层，并在该金属层与该绝缘层及其开口表面形成导电层，接着在该导电层上形成图案化阻层，使该图案化阻层形成多个开口以外露出该后续要在其上沉积金属层的导电层部分，其中，至少一阻层开口对应至该芯片的电性连接垫位置，之后即可进行电镀工序，以在该显露于该图案化阻层的导电层上形成电镀金属层，例如铜金属层。
通过上述工序，本发明也提供一种嵌入式芯片的电性连接端结构，其主要包括电性连接垫；沉积于该电性连接垫上的金属层；沉积于该金属层上的导电层；以及通过该导电层以电镀方式沉积于该导电层上的电镀金属层。
因此，本发明的嵌入式芯片的电性连接端结构及其制法，主要是在晶圆集成电路工序完成后，将晶圆切割形成多个芯片单元，并将该芯片单元嵌埋入电路板结构中，直接在该整合有芯片的电路板结构中，先仅针对芯片的电性连接垫上进行金属层(例如镍层)的沉积，而后即可利用电镀方式同时在该金属层上形成电镀金属层以及在电路板上形成增层线路结构。也就是，通过本发明可利用电镀方式进行芯片的电性连接端的导电结构工序，同时进行电路板导电线路的增层工序。本申请人以前发明的嵌入式芯片的电性连接端的工序，是在晶圆集成电路工序完成后，必须先在电性连接垫上形成导电结构，再将该晶圆切割形成多个芯片单元以便嵌埋入电路板结构中，之后再进行电性整合该芯片与电路板等烦琐工序，因此在形成该导电结构的无电电镀铜层所需花费的高工序时间与经费上，本发明确可明显降低工序流程与成本。
图1A至图1I是现有的嵌入式芯片的电性连接端结构及其制法的剖面示意图；以及图2A至图2H是本发明的嵌入式芯片的电性连接端结构及其制法的剖面示意图。
具体实施例方式
实施例以下通过特定的具体实施例说明本发明的实施方式。
图2A至图2H是本发明的嵌入式芯片的电性连接端结构及其制法的剖面示意图。
如图2A所示，在完成晶圆集成电路工序并切割形成多个芯片200后，将该芯片200嵌埋入电路板201的结构中。其中该芯片200表面形成有保护层(Passivation layer)21，该保护层21是介电层(Dielectriclayer)，在一般工序中采用聚酰亚胺层(Polyimide layer)、二氧化硅层(Silicon dioxide layer)、氮化硅层(Siliconnitride layer)等，用于覆盖该芯片200表面，保护其免受外界环境污染及破坏，且该保护层21具有多个开口以曝露出该芯片200的电性连接垫22。另由于该芯片200的电性连接垫22的结构均大致相同，因此为了简化附图与说明，本实施例中仅显示单一电性连接垫作为范例说明。
如图2B所示，在该整合有芯片200的电路板201上形成绝缘层23，该绝缘层23可以是非纤维的树脂型材料，例如ABF(AjinomotoBuild-up Film)，或纤维含浸树脂材料，例如双马来酰亚胺三嗪树脂(BT，Bismaleimide triazine)、BCB(benzo cyclo buthene)、LCP(liquid crystalpolymer)、PI(polyimide)、PTFE(poly tetra fluoro ethylene)、环氧树脂与玻璃纤维(FR4、FR5)其中的一种。
如图2C所示，利用例如激光开口等技术以移除部分绝缘层23，使该绝缘层23形成多个开口230，其中，至少一个开口230对应于该芯片200的电性连接垫22位置，以外露出该芯片200的电性连接垫22。但是当利用激光钻孔技术时，还需进行除胶渣(De-smear)作业以移除因钻孔而残留在该开口230内的胶渣。当然，如该绝缘层23采用光感应绝缘材料时，则可利用曝光、显影等方式形成多个开口230，其后还需进行除渣滓(De-scum)作业以移除因显影而残留在该开口230内的渣滓。
如图2D所示，在该芯片200的电性连接垫22上形成至少一层金属层24，可作为阻障金属层，其中，该金属层24最好是镍金属层，且其利用无电电镀沉积方式形成。另外，为了使该镍金属层24有效附着在该电性连接垫22上，可先在该电性连接垫22上沉积一层金属化处理层240(例如锌化处理层)。
如图2E所示，在该金属层24与该绝缘层23及其开口230表面形成导电层25，该导电层25主要作为后述电镀工序所需的电流传导路径，其可由金属、合金或沉积数层金属层构成，如由铜、锡、镍、铬、钛、铜-铬合金或锡-铅合金所构成群组中的任一种组成，借由物理气相沉积(PVD)、化学气相沉积(CVD)、无电电镀或化学沉淀，例如溅镀(Sputtering)、蒸镀(Evaporation)、电弧蒸气沉积(Arc vapor deposition)、离子束溅镀(Ion beam sputtering)、激光熔散沉积(Laser ablationdeposition)或电浆促进的化学气相沉积方式形成。根据实际操作的经验，该导电层25最好由无电电镀铜粒子构成。
如图2F所示，在该导电层25上形成有图案化阻层26，该图案化阻层26作为电镀阻层，使该图案化阻层26形成多个开口260，以外露出该后续要在其上沉积金属层的导电层25部分，其中，至少一阻层开口260对应至该芯片200的电性连接垫22位置。
如图2G所示，之后即可进行电镀工序，以在显露在该图案化阻层26的导电层25上形成电镀金属层27，例如铜金属层。当然，在电镀形成该芯片200的电性连接垫22上的电镀金属层27的同时，也可在该整合有芯片200的电路板201上电镀形成线路层(图未标)，以同时整合芯片的电性连接垫的导电结构工序与电路板导电线路的增层工序，借以简化工序步骤与成本。
如图2H所示，在形成该电镀金属层27后即可移除该阻层26及被该阻层26覆盖的导电层25。
通过上述工序，本发明提供一种嵌入式芯片的电性连接端结构，如图2G图所示，其主要包括电性连接垫22；沉积于该电性连接垫22上的金属层24；沉积于该金属层24上的导电层25；以及通过该导电层25以电镀方式沉积于该导电层25上的电镀金属层27。
因此，本发明的嵌入式芯片的电性连接端结构及其制法主要是在晶圆集成电路工序完成后，将晶圆切割形成多个芯片单元，并将该芯片单元嵌埋入电路板结构中，直接在该整合有芯片的电路板结构中，先仅针对芯片的电性连接垫上进行镍层的沉积，而后即可利用电镀方式同时在该镍层上形成铜层以及在电路板上形成增层线路结构。也就是，通过本发明可利用电镀方式进行芯片的电性连接端的导电结构工序，同时进行电路板导电线路的增层工序。本申请人以前发明的嵌入式芯片的电性连接端的工序，是在晶圆集成电路工序完成后，必须先在电性连接垫上形成导电结构，再将该晶圆切割形成多个芯片单元以便嵌埋入电路板结构中，之后再进行电性整合该芯片与电路板等烦琐工序，而且在形成该导电结构的无电电镀铜层所需花费的高工序时间与经费方面，本发明确可明显降低工序流程与成本。
权利要求
1.一种嵌入式芯片的电性连接端结构的制法，其特征在于，该制法包括提供嵌埋有芯片的电路板，该芯片表面具有多个电性连接垫；在该嵌埋有芯片的电路板上形成一绝缘层，并使该绝缘层形成多个开口，其中至少一个开口对应于该芯片的电性连接垫位置；在该芯片的电性连接垫上形成金属层；在该金属层与该绝缘层及其开口表面形成导电层；在该导电层上形成图案化阻层，使该图案化阻层形成多个开口，以外露出后续要在其上沉积金属层的导电层部分，其中至少一个开口对应至该芯片的电性连接垫位置；以及进行电镀工序以在显露于该图案化阻层的导电层上形成电镀金属层。
2.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该制法在形成该电镀金属层后，即可移除该阻层及被该阻层覆盖的导电层。
3.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该芯片在完成晶圆集成电路工序并切割形成多个芯片单元后，被嵌埋至电路板中。
4.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该芯片的电性连接垫上的电镀金属层为铜金属层。
5.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该金属层为镍金属层。
6.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，为使该金属层有效附着于该电性连接垫上，可先在该电性连接垫上沉积金属化处理层。
7.如权利要求6所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该金属化处理层为锌化处理层。
8.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该导电层为铜层。
9.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，芯片的电性连接垫上的金属层是以无电电镀方式形成的。
10.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该绝缘层为非纤维的树脂型材料及纤维含浸树脂材料中的一种。
11.如权利要求10所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该绝缘层为ABF、双马来酰亚胺三嗪树脂、BCB、LCP、PI、PTFE、环氧树脂与玻璃纤维中的一种。
12.如权利要求1或10所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该绝缘层可利用激光钻孔技术形成开口。
13.如权利要求12所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该制法还包括进行除胶渣作业以移除因钻孔而残留于该开口内的胶渣。
14.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该绝缘层可为光感应绝缘材料。
15.如权利要求1或14所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该绝缘层可利用曝光及显影技术形成开口。
16.如权利要求15所述的嵌入式芯片的电性连接端结构的制法，其特种在于，该制法还包括进行除渣滓作业以移除因显影而残留于该开口内的渣滓。
17.如权利要求1所述的嵌入式芯片的电性连接端结构的制法，其特征在于，该导电层可借由物理气相沉积、化学气相沉积、无电电镀或化学沉淀，如溅镀、蒸镀、电弧蒸气沉积、离子束溅镀、激光熔散沉积及电浆促进的化学气相沉积中的一种方式形成。
18.一种嵌入式芯片的电性连接端结构，其特征在于，该结构包括电性连接垫；沉积于该电性连接垫上的金属层；沉积于该金属层上的导电层；以及通过该导电层以电镀方式沉积于该导电层上的电镀金属层。
19.如权利要求18所述的嵌入式芯片的电性连接端结构，其特征在于，该芯片是在完成晶圆集成电路工序并切割形成多个芯片单元后，被嵌埋至电路板中。
20.如权利要求18所述的嵌入式芯片的电性连接端结构，其特征在于，该芯片的电性连接垫上的电镀金属层为铜金属层。
21.如权利要求18所述的嵌入式芯片的电性连接端结构，其特征在于，该导电层为铜层。
22.如权利要求18所述的嵌入式芯片的电性连接端结构，其特征在于，该金属层为镍金属层。
23.如权利要求18所述的嵌入式芯片的电性连接端结构，其特征在于，该结构还包括金属化处理层，其形成在该金属层与该电性连接垫之间。
24.如权利要求23所述的嵌入式芯片的电性连接端结构，其特征在于，该金属化处理层为锌化处理层。
25.如权利要求19所述的嵌入式芯片的电性连接端结构，其特征在于，该电路板上形成有绝缘层，且该绝缘层具有对应于该芯片的电性连接垫位置的开口。
26.如权利要求25所述的嵌入式芯片的电性连接端结构，其特征在于，该绝缘层为非纤维的树脂型材料及纤维含浸树脂材料中的一种。
27.如权利要求26所述的嵌入式芯片的电性连接端结构，其特征在于，该绝缘层为ABF、双马来酰亚胺三嗪树脂、BCB、LCP、PI、PTFE、环氧树脂与玻璃纤维中的一种。
28.如权利要求25或26所述的嵌入式芯片的电性连接端结构，其特征在于，该绝缘层可利用激光钻孔技术形成开口。
29.如权利要求25所述的嵌入式芯片的电性连接端结构，其特征在于，该绝缘层可为光感应绝缘材料。
30.如权利要求25或29所述的嵌入式芯片的电性连接端结构，其特征在于，该绝缘层可利用曝光及显影技术形成开口。
全文摘要
本发明是一种嵌入式芯片的电性连接端结构及其制法，该结构包括电性连接垫、沉积在该电性连接垫上的金属层、沉积在该金属层上的导电层以及以电镀方式沉积在该导电层上的电镀金属层；该制法是在嵌埋有芯片的电路板结构上形成绝缘层，且使该绝缘层形成多个开口，其中至少一开口对应该芯片的电性连接垫位置，外露出该电性连接垫，还在该芯片的电性连接垫上形成金属层，并在该金属层与该绝缘层及其开口表面形成导电层，接着在该导电层上形成图案化阻层，使该阻层形成多个开口，外露出后续要在其上沉积金属层的导电层部分，之后进行电镀工序，在显露于该图案化阻层的导电层上形成电镀金属层；本发明可有效缩短工序流程与时间，并可减少工序、降底成本。
文档编号H01L21/02GK1684239SQ20041003386
公开日2005年10月19日 申请日期2004年4月15日 优先权日2004年4月15日
发明者许诗滨, 蔡琨辰 申请人:全懋精密科技股份有限公司