一种嵌入式芯核测试壳装置及其设计方法
【技术领域】
[0001] 本申请涉及片上系统（System-on-Chip，SoC)模块化测试领域，尤其涉及一种嵌 入式芯核测试壳装置及其设计方法。
【背景技术】
[0002] 随着集成电路工艺的进步和人们对集成电路性能以及上市时间要求的不断提高， 片上系统技术已经成为当今集成电路的发展趋势和技术主流。SoC技术的核心是嵌入式芯 核复用，嵌入式芯核复用并不仅仅是电路逻辑的复用，它还包含着嵌入式芯核的测试复用。 当嵌入式芯核被集成到SoC后，其输入输出端口也就嵌入到SoC中，这样原本可控可测的端 口就变得不可控制和不可观测。因此，需要新的测试体系结构及测试方法来解决SoC和嵌 入式芯核的测试问题。
[0003] IEEEStd1500IEEE(全称StandardTestabilityMethodforEmbedded Core-basedIntegratedCircuits)为关于嵌入式芯核测试技术的标准，标准所定义的硬 件结构即环绕在嵌入式芯核周围的测试壳（wrapper)，它给嵌入式芯核的测试提供一个标 准的测试平台。
[0004] 但是，基于上述标准对于某个嵌入式芯核所生成的外围测试壳装置，不可用于其 它嵌入式芯核，即现有的测试壳装置不支持测试复用。
【发明内容】
[0005] 本申请提供了一种嵌入式芯核测试壳装置及其设计方法，目的在于解决如何提高 测试壳装置的复用率的问题。
[0006] 为了实现上述目的，本申请提供了以下技术方案：
[0007] -种嵌入式芯核测试壳装置，包括：
[0008] 测试壳指令寄存器WIR、测试壳边界寄存器WBR、测试壳旁路寄存器WBY、测试壳选 通器选择信号产生器MSG、第一选通器和第二选通器；
[0009] 其中，所述WIR依据接收到的信号指令，输出相应的控制信号；
[0010] 所述MSG依据所述控制信号中的信号序列，生成选通器选择信号序列，并依据预 设的映射规则，将所述选通器选择信号序列映射输出到所述WBR中相应的选通器MUX中，所 述映射规则依据WBR中的WBR单元和选通器MUX的连接方式及各个选通器的功能预先设 定。
[0011] 可选地，所述MSG包括：
[0012] 选择信号产生电路和选择信号映射电路；
[0013] 所述选择信号产生电路用于接收所述控制信号中的信号序列，并依据所述控制信 号中的信号序列，生成选通器选择信号序列；
[0014] 所述选择信号映射电路用于依据预设的映射规则，将所述选通器选择信号序列映 射输出到所述WBR中相应的选通器MUX中。
[0015] 可选地，所述控制信号中的信号序列包括：
[0016]信号wir_wpc、信号wir_extest和信号wir_scanmode组成的序列；
[0017] 其中，wir_wpc有效表示当前WIR指令为并行测试指令，wir_extest有效表示当前 WIR指令为外部测试指令，wir_scanmode有效表示当前WIR指令为测试壳扫描链扫描测试 模式。
[0018] 可选地，所述选通器选择信号序列包括：
[0019] 信号wsc_en、信号wpc_ext_inv、信号wsc_int及信号wpc_ext组成的序列；
[0020] 其中：
[0021] wsc_en和wpc_ext_inv用于为所述嵌入式芯核测试壳装置配置并行测试模式， WSC_en信号为1时选择所述嵌入式芯核测试壳装置的测试壳串行输入WSI作为测试壳扫描 链第一个WBR单元的测试输入，为0时选择所述嵌入式芯核测试壳装置的测试壳并行输入 WPI作为测试壳扫描链第一个WBR单元的测试输入；wpc_ext_inv信号为1时选择所述嵌入 式芯核测试壳装置扫描链上一个WBR单元的测试输出作为下一个WBR单元的测试输入，为 〇时选择所述WPI作为下一个WBR单元的的测试输入；
[0022] wscjnt和wpc_eXt用于为所述嵌入式芯核测试壳装置配置内部扫描测试模式， wsc_int为1时将嵌入式芯核内部扫描链与所述嵌入式芯核测试壳装置的扫描链串联，为0 时将嵌入式芯核内部扫描链与所述嵌入式芯核测试壳装置的扫描链并联;wpc_eXt为1时 将所述嵌入式芯核测试壳装置并行扫描链最后一个WBR单元的测试输出作为所述嵌入式 芯核测试壳装置的所述WP0,为0时将嵌入式芯核内部扫描链最后一个扫描单元的扫描输 出作为所述嵌入式芯核测试壳装置的所述WP0。
[0023] 可选地，所述选择信号产生电路包括：
[0024] 四个逻辑与门与三个逻辑非门；
[0025] 其中，逻辑与门1输入wir_wpc和wir_extest后输出wpc_ext，逻辑非门1输入 wir_wpc后输出信号给逻辑与门2,逻辑与门2的另一个输入端输入wir_scanmode，输出 wsc_en，逻辑非门3输入逻辑与门1的输出信号wpc_ext后，输出信号给逻辑与门3,逻辑与 门3的另一个输入端输入wir_scanmode，输出wpc_ext_inv，逻辑非门2输入wir_extest后 输出信号给逻辑与门4,逻辑与门4的另一端输入逻辑与门2的输出信号WSC_en，输出wsc_ int〇
[0026] 可选地，如果所述WIR接收到用于指示旁路功能的指令WS_BYPASS，则所述WIR输 出的控制信号中的信号序列的值为{〇, 〇, 〇}，所述选择信号产生电路生成的选通器选择信 号序列的值为{〇,〇,〇,〇};
[0027] 如果所述WIR接收到用于指示串行外部测试功能的指令WS_EXTEST，则所述WIR输 出的控制信号中的信号序列的值为{〇, 1，1}，所述选择信号产生电路生成的选通器选择信 号序列的值为{1，1，〇, 〇};
[0028] 如果所述WIR接收到用于指示串行内部扫描测试功能的指令WS_INTEST_SCAN，则 所述WIR输出的控制信号中的信号序列的值为{0,0, 1}，所述选择信号产生电路生成的选 通器选择信号序列的值为{1，1，1，〇};
[0029] 如果所述WIR接收到用于指示并行外部测试功能的指令WP_EXTEST，则所述WIR输 出的控制信号中的信号序列的值为{1，1，1}，所述选择信号产生电路生成的选通器选择信 号序列的值为{〇, 0, 0, 1};
[0030] 如果所述WIR接收到用于指示并行内部扫描测试功能的指令WP_INTEST_SCAN，则 所述WIR输出的控制信号中的信号序列的值为{1，0, 1}，所述选择信号产生电路生成的选 通器选择信号序列的值为{〇, 1，〇, 〇}。
[0031] 可选地，所述预设的映射规则包括：
[0032] 如果所述嵌入式芯核测试壳装置支持并行测试模式和内部扫描测试模式，wsc_ en和wpC_ext_inv映射给所述嵌入式芯核测试壳装置配置并行测试模式的选通器，其中， wsc_en映射给在测试壳扫描链第一个WBR单元的测试输入插入的选通器，wpc_ext_inv映 射给在测试壳扫描链内部插入的选通器；wsc_int和wpc_ext映射给所述嵌入式芯核测试 壳装置配置内部扫描测试模式的选通器，其中，wsc_int映射给在所述WPI和芯核SI之间 插入的选通器，以及在测试壳扫描链内部插入的选通器，wpc_eXt映射给在芯核S0和所述 WP0之间插入的选通器；
[0033] 如果所述嵌入式芯核测试壳装置支持并行测试模式和内部测试模式，但不支持内 部扫描测试模式，wsc_en映射给所述嵌入式芯核测试壳装置配置并行测试模式的选通器； 其他选择信号不进行映射；
[0034] 如果所述嵌入式芯核测试壳装置支持内部扫描测试模式，但不支持并行测试模 式，WSC_int映射给所述嵌入式芯核测试壳装置配置内部扫描测试模式且位于测试壳扫描 链内部的选通器；其他选择信号不进行映射；
[0035] 当所述嵌入式芯核测试壳装置不支持并行测试模式和内部扫描测试模式时，不进 行选择信号映射。
[0036] 一种嵌入式芯核测试壳装置的设计方法，包括：
[0037] 计算嵌入式芯核的输入端口数和输出端口数之和，作为所述嵌入式芯核测试壳装 置中WBR单元的数目；
[0038] 如果所述嵌入式芯核测试壳装置支持并行测试模式，确定测试壳并行端口的宽度 Wwpp、并行外部测试时并行扫描链的长度{LJ，其中，i=l，2，...，Wwpp，以及配置并行测试模 式所插入选通器MUX-P的数目为所述嵌入式芯核测试壳装置中测试壳并行端口的宽度，并 确定所述MUX-P的位置分别位于Cell。，，CeZZil+i2，CeZZil+i2+Ii3, ,CenLl+Ii2+i3+...+I^ 的CTI端，其中n=Wwpp-l，Cell。，（eZk,CenLl+L2,Cenil+i2+i3，…，Cenil+i2+i3+."+i!i 为wbR 单元，以及，确定所述MUX-P的1端接串行测试输入，0端接并行测试输入；
[0039] 如果所述嵌入式芯核测试壳装置支持内部扫描测试模式，确定内部扫描测试的数 据通路、配置内部扫描测试模式所插入选通器MUX-S的数目、所述MUX-S的位置以及所述 MUX-S的信号连接。
[0040] 可选地，确定所述配置内部扫描测试模式所插入选通器MUX-S的数目包括：
[0041] 如果所述嵌入式芯核测试壳装置支持并行测试模式，确定所述嵌入式芯核内部扫 描链的数量为芯核内部扫描链扫描输入端插入的选通器MUX-SI的数目；如果所述嵌入式 芯核测试壳装置不支持并行测试，确定〇为所述MUX-SI的数目；
[0042] 如果所述嵌入式芯核测试壳装置支持并行测试模式，确定所述嵌入式芯核内部扫 描链的数量为芯核内部扫描链扫描输出端插入的选通器MUX-S0的数目；如果所述嵌入式 芯核测试壳装置不支持并行测试，确定0为所述MUX-SO的数目；
[0043] 确定1为芯核内部扫描链到测试壳输出端口链插入的选通器MUX-SS的数目。
[0044] 可选地，确定所述MUX-S的位置包括：
[0045] 如果所述嵌入式芯核测试壳装置支持并行测试，确定所述MUX-SI并行位于 Ce//%-1的〇1'0 端；
[0046] 如果所述嵌入式芯核测试壳装置支持并行测试，确定所述MUX-S0依次位于 re/ZLl-贫％1+知-1, +￡2+，,^ Wwp「l;
[0047] 确定所述MUX-SS位于CeZ/心的CTI端。
[0048] 可选地，确定所述MUX-S的信号连接包括：
[0049] 对于芯核内部扫描链扫描输入端插入的选通器MUX-SI，1端接串行测试输入，0端 接并行测试输入；