电子设备和被配置为通过集成电路间总线通信的集成电路的制作方法

本实用新型大体上涉及一种电子系统，并且在具体的实施例中，涉及一种用于对信号进行滤波的设备。

背景技术：

集成电路间(I²C)总线是一种众所周知的针对集成电路间通信的标准。

图1示出了来自通过I²C总线执行的通信的一个示例的信号。

I²C总线包括两个信道，即SDA串行数据信道和SCI串行时钟信道，这两个信道在连接至I²C总线的设备之间传输信息。

SCL时钟信道是传输由主设备生成的时钟信号SCL的单向线。

SDA数据信道是传输要通过I²C总线通信的SDA数据信号的双向线。

数字时钟信号SCL和数据信号SDA由可以具有高电平或者低电平的电压信号组成。

在数据传输期间，SDA线上的信号在时钟信号的高周期期间必须稳定。数据线SDA的高或者低状态只有当SCL线上的时钟信号为低时才能改变。通常，数据信号SDA的高和低电平分别表示逻辑值“1”和“0”。

所有业务开始于开始条件“开始”S或者重复开始条件Sr，并且结束于结束条件“结束”P。开始条件S/Sr由SDA线上的下降沿(即，从高到低转变)限定，同时SCL线上的状态为高。结束条件P由SDA 线上的上升沿(即，从低到高转变)限定，同时SCL线上的状态为高。

I²C规范(可以参考2014年4月4日的文档UM10204版本6.0) 推荐对传入数据信号SDA和时钟信号SCL应用低通滤波器，以便消除宽度tSP小于例如200ns，优选地小于50ns的寄生脉冲。

I²C规范还推荐，相对于时钟信号SCL的转变，按照保持数据信号SDA的转变远离时钟信号SCL的转变的方式，在数据信号SDA 的转变时遵守准备准备时间tSU和保持时间tHD。

例如，这避免了信号SDA的转变靠近信号SCL的转变而产生假的开始或者结束条件。

因此，在数据信号SDA的转变与时钟信号SCL的转变之间存在最小的持续时间需要遵守。具体地，在信号SCL的上升沿与信号SDA 的开始条件下降沿之间的开始条件准备时间tSU；STA；在信号SDA的开始条件下降沿与信号SCL的相应下降沿之间的开始条件保持时间 tHD；STA；在信号SDA的转变与信号SCL的上升沿之间的数据准备时间tSU；DAT；在信号SCL的下降沿与信号SDA的下降沿之间的数据保持时间tHD；DAT；以及在信号SCL的上升沿与信号SDA的结束条件上升沿之间的结束条件准备时间tSU；STO。

这些持续时间的值尤其取决于通过I²C总线建立的通信频率。

因此，当接收到传入信号SDA和SCL时，对传入信号SDA和 SCL实施滤波，以便仅根据规定的准备时间和保持时间考虑它们的转变。

一般来说，对传入信号SDA和SCL的这些滤波是利用第一阶的 RC滤波器电路来实现的。

典型地，使用四个RC滤波器电路消除这两个信号中每个信号的寄生正脉冲和负脉冲。典型地，使用三个RC滤波器电路验证是否遵守了准备时间和保持时间。因此，典型地，实施七个RC滤波器电路来处理传入数据信号SDA和传入时钟信号SCL。

这种类型的传统配置具有非常笨重的缺陷，主要是因为RC滤波器电路的电阻器(100kΩ数量级)，由于从一种制造到另一种制造的特性的稳定性，必须在宽度上形成该电阻器。

制造技术的发展不允许显著减小电阻性元件的大小。

因此，在集成电路的全部表面内的RC滤波器的共享随着时间不断增加，并且目前，在16K比特的EEPROM存储器中可以超过硅的表面积的5％。

由于滤波器的电容器的连续充电和放电，所以每个RC滤波器电路通过滤波器的电阻器消耗专供其使用的电流。传统配置因此消耗掉不可忽视的电流量。

此外，在传统配置中，各种RC滤波器电路的滤波性能可能会受到它们之间的相对变化的影响，这种相对变化主要是因为制造公差和工艺变化，并且这可以篡改对要检测的条件的读取。

因此，需要克服传统配置的各种缺陷。

技术实现要素：

为了解决以上技术问题，本实用新型提供一种电子设备和被配置为通过集成电路间总线通信的集成电路。

根据一个实施例，提供了一种电子设备包括：第一输入，被配置为接收传入数字信号；多个基本滤波模块，被耦合至第一输入，其中多个基本滤波模块中的每个滤波模块包括：基本输入，被配置为接收从传入数字信号提取的对应入射基本信号，对应基本输出，以及专用电容性电路；以及电阻性电路，被耦合至多个基本滤波模块中的每个基本滤波模块，其中每个基本滤波模块被配置为：通过使用专用电容性电路和电阻性电路，对持续时间小于时间常数的对应入射基本信号的脉冲进行滤波，以及在对应基本输出处传递滤波后的基本信号。

每个基本滤波模块包括被配置为当入射基本信号具有第一电压电平时生成控制信号的缓冲电路；电阻性电路包括电阻性元件，并且电阻性电路被配置为当控制信号被启用时在电阻性元件中生成第一电流；在每个基本滤波模块的电阻性电路与专用电容性电路之间形成电流镜电路，电流镜电路被配置为基于第一电流生成第二电流；以及每个基本滤波模块的专用电容性电路包括电容性元件，并且专用电容性电路被配置为利用第二电流对电容性元件充电。

每个基本滤波模块的缓冲电路被配置为当跨电容性元件的端子的电压达到阈值时，传递在第一电压电平下的滤波后的基本信号。

每个专用电容性电路和对应电流镜电路被配置成使跨电容性元件的端子的电压在等于时间常数的时间内达到阈值。

电阻性电路包括切换元件，切换元件被配置为当控制信号被启用时，将电阻性元件的端子连接至具有等于阈值的电位差的两个节点，以生成第一电流。

每个缓冲电路包括具有触发阈值的反相器触发电路，每个缓冲电路由跨电容性元件的端子的电压控制，并且每个缓冲电路被配置为控制滤波后的基本信号的传递。

触发阈值等于阈值。

每个缓冲电路被配置为当入射基本信号具有第二电压电平时，传递在第二电压电平下的滤波后的基本信号。

还包括低通滤波级，低通滤波级包括：多个基本滤波模块中的第一基本滤波模块；多个基本滤波模块中的第二基本滤波模块；以及锁存器，锁存器具有被耦合至第一基本滤波模块的对应基本输出的设置输入、被耦合至第二基本滤波模块的基本输出的重置输入、和被配置为传递滤波后的传出信号的输出，当将第一电压电平被施加至设置输入时，滤波后的传出信号具有第一电压电平，并且当将第一电压电平施加至重置输入时，滤波后的传出信号具有第二电压电平。

第一基本滤波模块和第二基本滤波模块被并联耦合，以及其中第一基本滤波模块的基本输入被耦合至第一输入，其中第二基本滤波模块的基本输入经由反相器被耦合至第一输入。

还包括第一延迟级，第一延迟级包括：多个基本滤波模块中的第三基本滤波模块；多个基本滤波模块中的第四基本滤波模块；以及第二反相器，其中第三基本滤波模块和第四基本滤波模块被串联配置，第四基本滤波模块的基本输入经由第三反相器被耦合至第三基本滤波模块的基本输出，以及其中第二反相器被耦合至第四基本滤波模块的输出并且被配置为传递延迟后的传出信号。

还包括第二延迟级，第二延迟级包括多个基本滤波模块中的第五基本滤波模块，第五基本滤波模块具有大于第三基本滤波模块的时间常数的时间常数，其中第五基本滤波模块被配置为传递延迟后的传出信号。

还包括第二输入，第二输入被耦合至多个基本滤波模块中的一个基本滤波模块，并且第二输入被配置为接收另一传入数字信号。

传入数字信号对应于集成电路间总线的时钟信号，并且另一传入数字信号对应于集成电路间总线的数据信号。

根据一个实施例，提供了一种被配置为通过集成电路间总线通信的集成电路，集成电路包括：数据端子，被配置为耦合至集成电路间数据传输信道，并且数据端子被配置为接收数据信号；时钟端子，被配置为耦合至集成电路间时钟传输信道，并且时钟端子被配置为接收时钟信号；电路，电路包括：被耦合至时钟端子的第一输入；被耦合至数据端子的第二输入；被耦合至第一输入的多个基本滤波模块，其中多个基本滤波模块中的每个滤波模块包括：被配置为接收从数据信号提取的对应入射基本信号的基本输入，对应基本输出，以及专用电容性电路；以及被耦合至多个基本滤波模块中的每个基本滤波模块的电阻性电路，其中每个基本滤波模块被配置为：通过使用专用电容性电路和电阻性电路，对持续时间小于时间常数的对应入射基本信号的脉冲进行滤波，以及在对应基本输出处传递滤波后的基本信号。

集成电路是非易失性存储器集成电路。

本实用新型可以实现有益的技术效果。

附图说明

通过研究实施例的详细描述和从附图中，本实用新型的其它优势和特征将变得显而易见，其中：

图1(之前描述过)图示了来自通过I²C总线执行的通信的一个示例的信号；以及

图2至图6示出了本实用新型的实施例的示例。

具体实施方式

图2示出了集成电路CI(诸如非易失性存储器)的实施例。

集成电路CI被设计为通过I²C总线通信，I²C总线包括用于时钟信号SCL的传输信道和用于数据信号SDA的传输通道，集成电路CI 包括电子滤波设备DIS，该电子滤波设备DIS的第一输入Ea旨在连接至用于数据信号SDA的传输信道，并且电子滤波设备DIS的第二输入Eb旨在连接至用于时钟信号SCL的传输信道。

例如，电子滤波设备DIS专用于对应之前介绍的I²C规范的推荐。

设备DIS包括用于传入数据信号SDA和传入时钟信号SCL的多个基本滤波模块FEi(例如，i∈{1；2；3；4；5})。

在该实施例中，数据信号SDA和时钟信号SC各自被施加至相应低通滤波级PB的输入。

每个低通滤波级PB包括并联配置的两个基本滤波模块FE1、 FE2，这两个基本滤波模块FE1、FE2被配置为对相应信号上潜在存在的寄生脉冲进行滤波。

每个低通滤波级PB分别传递滤波后的数据信号SDAf和滤波后的时钟信号SCLf。

滤波后的数据信号SDAf被施加至第一级DL1的输入，以用于延迟第一时间段(t1)，第一级DL1包括串联配置的第三基本滤波模块 FE3和第四基本滤波模块FE4，这两个基本滤波模块FE3、FE4被配置为在滤波后的数据信号SDAf的上升沿上和下降沿上引入第一时间段(t1)的延迟。

滤波后的时钟信号SCLf被施加至第二时间级DL2的输入，以用于延迟第二时间段(t2)，第二时间级DL2包括第五基本滤波模块FE5，该第五基本滤波模块FE5被配置为在滤波后的时钟信号SDAf的上升沿上引入第二时间段(t2)的延迟。

第一时间延迟级DL1和第二时间延迟级DL2分别传递滤波后的、且延迟后的数据信号SDAfd和滤波后的、且延迟后的时钟信号SCLfd。

滤波后的、且延迟后的数据信号SDAfd和滤波后的、且延迟后的时钟信号SCLfd随后被传输至I²C总线解码级，例如用于检测将状态通讯至CSR(芯片选择寄存器)的开始(S)和结束(P)条件的S/P 级。

每个基本滤波模块FE与设备DIS的单个电阻性电路CR配合。

每个基本滤波模块FE被配置为生成相应的控制信号Ai，该控制信号Ai的启用或者禁用状态控制电阻性电路CR。

电阻性电路CR被配置为响应于控制信号Ai中至少一个控制信号的启用，来立即生成第一电流(ir)。术语“立即”被理解为对应于集成电路CI的技术所允许的最小持续时间，换言之，MOS晶体管的切换时间的数量级的最小持续时间。

电阻性电路CR向所有基本滤波模块FE分配第一参考控制电压 VIrefP和第二参考控制电压VIrefN，第一参考控制电压VIrefP表示第一电流(ir)。

图3独自示出了基本滤波模块FE的一个示例性实施例。

在该示例中，并且在下文中，“第一类型边沿”对应上升沿，“第二类型边沿”对应下降沿，“第一电压电平”对应“高”电平(换言之，逻辑“1”)，并且“第二电压电平”对应“低”电平(换言之，逻辑“0”)。

基本滤波模块FE包括基本输入E、电容性电路CC、缓冲电路 CT、电阻性电路CR、以及基本输出S。

由于对入射信号IN的基本滤波，输入E接收基本入射信号IN，并且输出S传递传出信号OUT。

基本滤波模块FE包括缓冲电路CT，缓冲电路CT被配置用于在存在具有第一电压电平的入射基本信号IN的情况下，生成会被启用的控制信号A。更准确地说，当入射基本信号IN具有第一电压电平，并且当基本输出信号OUT在输出S上具有第二电压电平时，启用控制信号A。换言之，如果IN＝1且OUT＝1，则启用控制信号A。

电阻性电路CR包括电阻性元件R，并且电阻性电路CR被配置为在存在至少一个启用的控制信号A(Ai)的情况下，在电阻性元件 R中生成第一电流ir。

电流镜电路被布置在电阻性电路CR与电容性电路CC之间，并且被配置为从第一电流ir开始生成第二电流ic。

电容性电路CC包括电容性元件C，并且电容性电路CC被配置为利用第二电流ic对电容性元件C充电。

缓冲电路CT还被配置为当跨电容性元件C的端子的电压达到阈值VIrefP时，传递被设置在第一电压电平下的滤波后的基本信号 OUT。

电容性元件C的充电会导致跨电容性元件的端子生成电压斜坡。

因此，缓冲电路CT被配置为：当电压斜坡达到阈值(等同于值 Vdd-VthP)时，在输出S上传递被设置在第一逻辑电平下的输出信号 OUT。

事实上，缓冲电路CT包括具有等于阈值VIrefP的触发阈值的反相器触发电路INV3，该反相器触发电路INV3由跨电容性元件C的端子的电压控制、并且被配置为控制被设置在第一电压电平下的滤波后的基本信号OUT的传递。

反相器触发电路INV3包括被连接在电源端子与锁存器RS的设置反相输入之间的PMOS触发晶体管P3，触发晶体管P3栅极由电压斜坡控制并且具有等于阈值的阈值电压。

反相器触发电路INV3还包括NMOS触发晶体管N3，该NMOS 触发晶体管N3由第二参考控制电压VIrefN控制，并且在设置反相输入与接地端子之间串联连接有PMOS触发晶体管P3。

在该实施例中，使用两个NAND门ND2、ND3和第一反相器INVI 来构成锁存器RS。锁存器RS包括设置反相输入和重置反相输入并且被配置为在第一反相器INV1的输入处传递反相输出第一反相器INV1的输出形成基本滤波模块FE的输出S。

锁存器RS传统地按照以下方式操作：如果(设置)被设置为0，则输出转变为0；如果(重置)被设置为0，则输出转变为1；如果则输出保持其先前值。

基本滤波模块FE的输入E上的入射基本信号IN被施加至锁存器 RS的重置反相输入因此，入射信号IN的每个下降沿使锁存器RS 的输出立即转变为1，并且从而传出信号OUT经由第一反相器器 INV1立即转变为0。

换言之，缓冲电路CT被配置为：在存在具有第二电压电平的入射基本信号IN的情况下，传递被重置至第二电压电平的滤波后的基本信号OUT。

NAND门ND1在输入处接收入射信号IN和缓冲电路CT的锁存器RS的反相输出信号NAND门ND1传递被分配至电容性电路 CC和电阻性电路CR的控制信号A。

在电容性电路CC中，控制信号A被施加至NMOS放电切换晶体管N4的栅极，该NMOS放电切换晶体管N4被配置为当其被控制为导通时将电容器C的第一电极耦合至接地端子。

电容器C的第二电极被耦合至接地端子。

第一电极被耦合至缓冲电路CT的反相器触发电路INV3的PMOS 触发晶体管P3的栅极。

此外，电容器C的第一电极被耦合至PMOS电流复制晶体管P2 的导通端子，该PMOS电流复制晶体管P2由电阻性电路CR生成和分配的第一参考控制电压VIrefP控制。第一电极旨在通过来自电流复制晶体管P2的第二电流ic充电。

在电阻性电路CR中，施加控制信号A，作为第二反相器INV2 的输入。

反相后的控制信号A控制被耦合在电阻性元件R的端子与接地端子之间的NMOS切换晶体管N1。

电阻性元件R还经由被配置作为二极管P1的PMOS晶体管被耦合至电源电压端子。

被配置作为二极管P1的PMOS晶体管形成计量元件，该计量元件被设计为当电流在电阻性元件R中流动时，在其栅极和其漏极生成第一参考控制电压VIrefP。

在电阻性电路中，通过被配置作为二极管P1的PMOS晶体管的栅极电压来获得第一参考控制电压VIrefP。

第一参考控制电压VIrefP还控制PMOS晶体管P4，PMOS晶体管P4被耦合在电源端子与被配置作为二极管N2的NMOS晶体管之间，NMOS晶体管被连接在晶体管P4与接地端子之间。

被配置作为二极管N2的NMOS晶体管也形成计量元件，该计量元件被设计为当电流在电阻性元件R中流动时，在其栅极和其漏极处生成接近其阈值电压的第二参考控制电压VIrefN。

通过被配置作为二极管N2的NMOS晶体管的栅极电压来获得第二参考控制电压VIrefN。

NMOS触发晶体管N3和被配置作为二极管N2的NMOS晶体管相匹配，换言之，它们是在相同制造步骤过程中、根据相同的特性形成的，因此展现出相似的行为，尤其是在阈值电压的有效值方面。

晶体管PMOS P1、P2、P3、P4也相匹配。然而，被配置作为二极管P1的PMOS晶体管具有大小因子“n”，换言之，其展现出与其它PMOS晶体管P1、P3和P4(在本实施例中它们具有统一大小因子) 的输出特性成n倍比例的输出特性(iD/vGS)。例如，这是通过形成具有统一大小因子、并联连接以形成晶体管P2的n个晶体管来实现的。

在操作中，如前面描述的，基本滤波模块FE立即将入射信号IN 的下降沿传输到传出信号OUT上。

为“1”的控制信号A使放电晶体管N4导通，从而将电容性元件的第一电极耦合至地。因此，PMOS触发晶体管P3导通并且将高电压电平传输到设置反相输入上。

从IN＝0、OUT＝0这样的状态开始，根据入射信号IN的上升沿(IN＝1)，控制信号A在NAND门ND1的输出处转变为“0”。

在一些实施例中，当控制信号A处于逻辑值“0”时会被启用，并且当控制信号A处于逻辑值“1”时会被禁用。

NMOS切换晶体管N1导通，从而将电阻性元件R的一个端子耦合至地。电阻性元件R的另一端子被偏置至第一参考控制电压VIrefP，该第一参考控制电压VIrefP接近电源电压Vdd减去被配置作为二极管P1的PMOS晶体管的阈值电压VthP。

跨电阻性元件R的端子的电位差生成第一电流ir的流动，使得ir＝ (Vdd-VthP)/R。

此外，由于启用了控制信号A(例如，为“0”)，所以NMOS放电晶体管N4被关断并且停止对电容性元件C放电。PMOS触发晶体管P3保持导通。

PMOS晶体管P4由第一参考电压VIrefP驱动到饱和操作模式，并且使被配置作为二极管N2的NMOS晶体管的栅极恰好偏置至晶体管N2的阈值电压(VIrefN)。

PMOS电流复制晶体管P2由第一参考电压VIrefP＝Vdd-VthP控制，因此允许第二电流ic流动，从而对电容性元件C充电，其中 ic＝(Vdd-VthP)/nR。

因此，对电容性元件C充电，dV/dt＝iC/C，跨其端子生成电压斜坡，使得V(t)＝ic×t/C。

换言之，电阻性元件CR被配置为使启用的控制信号A立即驱动第一电流ir的生成，并且电容性元件CC被配置为如果控制信号A被启用则生成电压斜坡。

假设触发晶体管P3和晶体管P4彼此相匹配，并且与晶体管P1 相匹配，并且假设晶体管N3与晶体管N2相匹配，那么，在反相器触发电路INV3的切换点处，由于触发晶体管P3经由晶体管N2和 N3复制了晶体管P4的漏极电流，而具有与晶体管P4相同的漏极电流，所以触发晶体管P3的栅极电压与晶体管P4的栅极电压VIrefP 相同。

因此，当电压斜坡达到阈值(Vdd-VthP)时，反相器触发电路INV3 会切换(换言之，在已经过去时间t0(也称为时间常数t0或者基本时间段t0)之后)，使得V(t0)＝ic×t0/C＝Vdd-VthP。

然而，ic×t0/C＝((Vdd-VthP)/nR)×t0/C＝Vdd-VthP，这使t0＝nRC。

因此，对于第一阶，时间常数t0的值不依赖于电源电压。

PMOS触发晶体管P3关断，反相器触发电路INV3切换，设置反相输入转变为0，并且锁存器RS经由第一反相器INV1相对于入射信号IN的上升沿延迟基本时间段t0，传递为0的输出信号OUT。

在一些实施例中，在基本滤波模块FE中，电阻性电路CR被配置为响应于基本输入E上的入射信号IN的第一类型边沿，生成第一电流ir。电容性电路CC被配置为从来自第一电流ir的第二电流ic，生成电压斜坡。缓冲电路CT被配置为：当电压斜坡达到阈值 V(t0)＝VIrefP时，在输出S上传递被设置在第一逻辑电平的输出信号 OUT，并且响应于输入E上的入射信号IN的第二类型边沿，在输出 S处传递被立即重置为第二逻辑电平的输出信号OUT。

如图3的图表GFE所示，传出信号OUT对应入射信号IN，该入射信号IN的上升沿被延迟了基本时间段t0，并且该入射信号IN的下降沿未被延迟。

此外，由于入射信号IN被保持在第一电压电平(此处是“高”电平)以用于使电压倾斜达到阈值(即，被保持了时间段t0)，所以在传出信号OUT上不传输比基本时间段t0更短的正脉冲，锁存器RS 因此提供其存储器功能。

在一些实施例中，基本滤波模块FE对持续时间短于基本时间段 t0的正脉冲进行滤波，并且将一个基本时间段t0的延迟引入到上升沿上。

图4、图5和图6分别示出了之前参照图2描述的这类配置的配置中的低通级PB、第一延迟级DL1和第二延迟级DL2的可能的实施例，例如旨在组成用于处理通过总线传输的传入时钟信号SCL和传入数据信号SDA的设备。

低通级PB包括并联配置的两个基本滤波模块FE1、FE2，第一时间延迟级DL1包括串联配置的两个基本滤波模块FE3、FE4，并且第二时间延迟级DL2包括基本滤波模块FE5。

基本滤波模块FEi(例如，i∈{1；2；3；4；5)是前面参照图3描述的基本滤波模块FE的类型。然而，如前面参照图2描述的，单个电阻性电路CR是所有基本滤波模块FE1-FE5共用的，而每个基本滤波模块包括各自专用的电容性电路CC和缓冲电路CT。

在这些实施例中，电阻性电路CR包括在输入处接收来自各个基本滤波模块FEi的所有控制信号Ai的NAND门NDA，替代前面参照图3描述的配置中的第二反相器INV2。

当控制信号Ai处于“0”时，控制信号Ai被称为启用，而当控制信号Ai处于“1”时，控制信号Ai被称为禁用。NAND门对控制信号Ai的启用状态具有OR调节功能(事实上，)。

因此，根据本实施例的每个缓冲电路CT被配置为响应于输入E 上的入射信号IN的第一类型边沿，激活相应的控制信号Ai，电阻性电路CR被配置成使至少一个启用的控制信号Ai立即控制第一电流 ir的生成。

此外，电阻性电路CR包括NMOS短路晶体管N5，该NMOS短路晶体管N5被配置为当控制信号Ai未被启用时，将被配置作为二极管N2的NMOS晶体管的栅极短路。相似地，电阻性电路CR包括PMOS短路晶体管P5，该PMOS短路晶体管P5被配置为当控制信号 Ai被启用时，将被配置为二极管P1的PMOS晶体管的栅极短路。

图4示出了配备有并联配置的两个基本滤波模块FE1、FE2的低通级PB的实施例，这两个基本滤波模块FE1、FE2各自的基本输出 S1、S2被分别连接至非反相RS锁存器类型的锁存器FF的输入(分别是锁存器FF的设置输入和重置输入)，从而在输出处传递滤波后的传出信号OUT。

锁存器FF被配置为当设置输入St转变为“0”时，传递为“1”的传出信号OUT，当重置输入Rst转变为“1”时，传递为“0”的传出信号，并且如果这两个输入St、Rst为“0”，则将传出信号OUT保持为先前值。

第一基本滤波模块FE1接收第一入射信号IN，并且在其基本输出S1上传递第一传出信号，其中已经对持续时间短于第一基本滤波模块FE1的基本时间段tPB的正脉冲进行了滤波。

第二基本滤波模块FE2接收第二入射信号INN(第一入射信号IN 的反相)，并且在其基本输出S2上传递第二传出信号，其中已经对持续时间小于第二基本滤波模块FE2的基本时间段tPB的正脉冲进行了滤波。

换言之，第一基本滤波模块FE1传递第一传出信号OUT1，该第一传出信号OUT1对应于上升沿被延迟了基本时间段tPB、并且正脉冲被滤波的第一入射信号IN；而第二基本滤波模块FE2传递第二传出信号OUT2，该第二传出信号OUT2对应于下降沿被延迟了基本时间段tPB、并且负脉冲被滤波的第一入射信号IN的反相信号。

因此，如图4的图表GPB所示，在锁存器FF的输出处的传出信号OUT对应入射信号IN，该入射信号IN的上升沿和下降沿被延迟了基本时间段tPB，并且该入射信号IN的、具有持续时间小于时间段 tPB的正脉冲和负脉冲被滤波。

基本时间段tPB对应前面参照图3描述的时间t0，即，tPB＝nRC。在任何情况下，可以通过设置基本滤波模块FE1、FE2的电容性元件 C的电容值来调节该时间段。也可以通过设置电阻性电路CR和基本滤波模块FE1、FE2的晶体管P2、P3、P4、N2、N3的大小(k)(换句话说，并联连接以形成晶体管的、统一大小的晶体管的数目k)来调节该时间段，以便将被配置作为二极管P1的PMOS晶体管与PMOS 电流复制晶体管P2之间的大小比率(k/n)进行修改。然而，如果需要，这两个基本滤波模块FE1、FE2必须支持相同的参数化，以用于将上升和下降的转变延迟相同的值。

这种低通级PB尤其旨在接收传入数据信号SDA或者传入时钟信号SCL作为入射信号IN，从而分别供应滤波后的数据信号SDAf和滤波后的时钟信号SCLf。

换言之，并且在前面参照图2描述的处理设备的实施例中，低通滤波级PB包括并联配置的第一基本滤波模块FE1和第二基本滤波模块FE2。第一基本滤波模块FE1的基本输入IN被连接至设备的第一输入Ea，第二基本滤波模块FE2的基本输入INN经由反相器INV_IN 被耦合至第一输入Ea。低通滤波级PB还包括锁存器FF，该锁存器 FF具有被连接至第一基本滤波模块FE1的基本输出S1的设置输入 St、被连接至第二基本滤波模块FE2的基本输出S2的重置输入Rst、以及旨在传递滤波后的传出信号SCLf的输出OUT_PB，如果将第一电压电平施加至设置输入St，则SDAf具有第一电压电平，并且如果将第一电压电平施加至重置输入Rst，则SDAf具有第二电压电平。

图5示出了被设计为通过第一时间段t1将延迟引入到入射信号 SDA_I上的第一延迟级DL1的实施例。

第一延迟级DL1包括串联配置的第三基本滤波模块FE3和第四基本滤波模块FE4。

第三基本滤波模块FE3在其基本输入E3上接收入射信号SDA_I，并且在其输出S3上传递作为输出的第三输出信号，第三输出信号对应于上升沿被延迟了基本时间段t1、并且下降沿未被延迟的入射信号 SDA_I。

反相器INVOUT3在第三基本滤波模块FE3的输出S3与第四基本滤波模块FE4的基本输入E4之间形成串联连接。

因此，在第四基本滤波模块FE4的输入E4处，入射信号SDA_I 的上升沿对应移位了时间段t1的下降沿，其立即被传输至第四基本滤波模块FE4的输出S4。

入射信号SDA_I的下降沿对应于在第四基本滤波模块FE4的输入E4上未被延迟的上升沿。

因此，在第四基本滤波模块FE4的输出S4上，入射信号SDA_I 的下降沿将被第四基本滤波模块FE4延迟时间段t1。

被连接至第四基本滤波模块FE4的输出S4的输出反相器 INVOUT4因此允许对传出信号SDA_D进行重构，该传出信号SDA_D 对应于上升沿和下降沿延迟了时间段t1的入射信号SDA_I。

如图表GDL1所示，第一延迟级DL1的输出SDA_D对应于延迟了时间段t1的入射信号SDA_I。

基本时间段t1对应于前面参照图3描述的时间t0，即，t1＝nRC。在任何情况下，都可以通过设置基本滤波模块FE3、FE4的电容性元件C的电容值来调节该时间段。也可以通过设置电阻性电路CR和基本滤波模块FE3、FE4的晶体管P2、P3、P4、N2、N3的大小(k)(换句话说，并联连接以形成晶体管的、统一大小的晶体管的数目k)来调节该时间延迟，以便将在被配置作为二极管P1的PMOS晶体管与 PMOS电流复制晶体管P2之间的大小比率(k/n)进行修改。

第三基本滤波模块FE3和第四基本滤波模块FE4分别引入的延迟可以互不相同。

换言之，并且在前面参照图2描述的处理设备的实施例中，第一延迟级DL1包括串联配置的第三基本滤波模块FE3和第四基本滤波模块FE4。第四基本滤波模块FE4的基本输入E4经由反相器 INVOUT3被耦合至第三基本滤波模块FE3的基本输出S3。第一延迟级DL1包括反相器INVOUT4，该反相器INVOUT4被连接至第四基本滤波模块FE4的输出S，并且被设计以传递延迟后的传出信号 SDA_D。

这种延迟级DL1尤其旨在接收滤波后的传入数据信号SDAf作为入射信号SDA_I，并且旨在配合被配置为延迟滤波后的传入时钟信号 SCLf的第二延迟级DL2来操作。

图6示出了被设计通过第一时间段t2将延迟引入到入射信号 SDA_I上的第二延迟级DL2的实施例。

第二延迟级DL2包括第五基本滤波模块FE5，在该第五基本滤波模块FE5中，电容性元件具有等于2×C的电容值。

第五基本滤波模块FE5在其输入E5上接收入射信号SCL_I，并且在其输出S5处传递信号SCL_D，信号SCL_D对应于上升沿被延迟了时间段t2＝2nRC、并且下降沿未被延迟的入射信号SCL_I。

在任何情况下，可以通过设置第五基本滤波模块FE5的电容性元件C的电容值来调节该时间段t2。也可以通过设置电阻性电路CR和基本滤波模块FE5的晶体管P2、P3、P4、N2、N3的大小(k)(换句话说，并联连接以形成晶体管的、统一大小的晶体管的数目k)来调节该时间段，以将在被配置作为二极管P1的PMOS晶体管与PMOS 电流复制晶体管P2之间的大小比率(k/n)参数化。在下文中将看出时间段t2优选地被参数化为等于第一延迟级DL1的第三滤波模块的时间段t1的两倍。

如图表GDL12所示，第二延迟级的输出SCL_D对应于仅上升沿延迟了时间段t2的输入SCL_I(GDL2)，并且第一延迟级DL1的输出SDA_D对应于被延迟了时间段t1的入射信号SDA_I(GDL1)。

换言之，在前面参照图2描述的处理设备的实施例中，第二延迟级DL2包括第五基本滤波模块FE5，第五基本滤波模块FE5的时间常数t2大于第三基本滤波模块FE3的时间常数t1，并且被设计为传递延迟后的传出信号SCL_D。

因此，第一延迟级DL1和第二延迟级DL2允许在传出时钟信号 SCL_D的高电平外看到数据信号SDA_I的转变(最初在时钟信号 SCL_I的高电平期间、但是接近时钟信号SCL_I的转变被接收)。

更准确地说，在来自时钟信号SCL_I的上升沿的时间tSU＝t2-t1之前发生的数据信号SDA_I的转变、以及在时钟信号SCL_I的下降沿之前的时间tSU＝t1之后发生的数据信号SDA_I的转变在传出时钟信号SCL_D的低电平期间被传递到传出数据信号SDA_D上。

这尤其避免了这类型的模糊转变被当做开始条件或者结束条件处理。

一般来讲，处理设备DIS(诸如前面参照图2描述的处理设备) 展现出非常稳定的行为、减小的大小、以及节能，在处理设备DIS中，每个基本滤波模块FEi是前面参照图3描述的基本滤波模块FE的类型，处理设备DIS的所有基本滤波模块FEi共享单个电阻性电路CR 以用于处理设备DIS。

事实上，假设在基本滤波模块中仅对上升沿进行了滤波，那么在对上升沿和下降沿进行的滤波之间不会存在内部相对变化。此外，尤其由于基本滤波模块的晶体管的匹配，基本时间段ti不依赖于电源电压Vdd，并且因此对电源电压Vdd的变化不敏感。

假设针对所有滤波器都使用了单个电流源和单个电阻性元件(与电阻性元件的占用面积相比，电流镜电路所占的表面积可忽略不计)，并且假设，针对给定时间常数，由于通过电流镜电路供应的充电电流 (ic)的低值，所以电容性元件可以具有减小的大小，则设备所占的空间会极大地减小。

由于基本滤波模块仅复制第一电流的部分，所以极大地减少了在电容性电路中流动的电流，并且此外，假设仅在需要处激活单个电流源，则因此最小化了电流消耗。

此外，本实用新型不限于这些实施例，而是囊括了这些实施例的所有变型。例如，通过其它逻辑值启用的其它类型的逻辑门也可以被用于实现相同的效果，并且相似地，电阻性电路可以包括出于简洁而未讨论的其它实际组件，又或者，该类型的设备的通用操作可以适用于前面介绍的I²C规范的应用之外的目的。

在一些实施例中，提供了一种用于对至少一个传入数字信号进行滤波的电子设备，该电子设备包括：旨在接收至少一个传入信号的至少一个第一输入；几个基本滤波模块，每个基本滤波模块包括旨在接收从传入信号提取的入射基本信号的基本输入、基本输出、以及专用电容性电路，基本滤波模块直接地或者间接地耦合至第一输入。该设备还包括电阻性电路，该电阻性电路是所有基本滤波模块共用的，并且被配置为按照每个基本滤波模块可以对来自具有第一电压电平和持续时间小于时间常数的对应入射基本信号的脉冲进行滤波、并且在对应基本输出上传递滤波后的基本信号的方式，与每个基本滤波模块的电容性电路配合。

电子滤波设备因此针对实施电阻-电容类型的独立基本滤波而允许共享电阻性电路，每个基本滤波是由在对应基本滤波模块中包含的公共电阻性电路和电容性电路之间的配合产生的。这明显地产生了空间中的增益，节省了电流，并且使基本滤波的行为同质化(换言之，减少了它们的相对变化)。

此外，基本滤波模块作用于入射信号的第一类型脉冲，尤其避免了基本滤波器在一个类型边沿上相对于另一类型边沿的行为中的变化。例如，这些变化可以是由各自处理相应类型边沿的互补技术之间的行为中的差异导致的。

根据基本滤波模块在设备内的布置，例如，从传入信号提取的入射基本信号可以是传入信号本身，或者由本身被直接地或者间接地耦合至第一输入的另一基本滤波模块传递的滤波后的基本信号。

根据一个实施例，每个基本滤波模块包括缓冲电路，该缓冲电路被配置为在存在具有第一电压电平的入射基本信号的情况下，生成会被启用的控制信号。电阻性电路包括电阻性元件，并且电阻性电路被配置为在存在至少一个启用的控制信号的情况下，在电阻性元件中生成第一电流。电流镜电路被配置在每个基本滤波模块的电阻性电路与电容性电路之间，并且被配置为从第一电流开始生成第二电流。每个基本滤波模块的电容性电路包括电容性元件并且被配置为利用第二电流对电容性元件充电。每个基本滤波模块的缓冲电路被配置为当跨电容性元件的端子的电压达到阈值时，传递被设置在第一电压电平下的滤波后的基本信号。

因此，在以基本滤波模块的要求为条件的命令上生成共享电流，从而降低了总体能耗。

根据一个实施例，每个电容性电路和对应电流镜电路被配置成使得跨电容性元件的端子的电压在等于时间常数的时间内达到阈值。

例如，电流镜电路可以具有小于1的增益，在这种情况下，可以最小化电容性元件的大小，并且从强度上限制由每个基本滤波模块所消耗的第二电流。

根据一个实施例，每个缓冲电路被配置为在存在具有第二电压电平的入射基本信号的情况下，传递被重置至第二电压电平的滤波后的基本信号。

根据一个实施例，电阻性电路包括切换元件，该切换元件被配置为在存在至少一个启用的控制信号的情况下，按照生成第一电流的方式，将电阻性元件的两个端子连接至具有等于阈值的电位差的两个节点。

有利的是，每个缓冲电路包括具有等于阈值的触发阈值的反相器触发电路，该反相器触发电路由跨电容性元件的端子的电压控制，并且被配置为控制被设置在第一电压电平下的滤波后的基本信号的传递。

根据本实施例，在电阻性电路与每个缓冲电路之间的配合的优势在于，在简单且具有即时效应地生成第一电流之上，实现了时间常数不受电源电压的有效值影响的基本滤波。

根据一个实施例，该设备包括低通滤波级，该低通滤波级包括并联配置的第一基本滤波模块和第二基本滤波模块，第一基本滤波模块的基本输入被连接至第一输入，第二基本滤波模块的基本输入经由反相器被耦合至第一输入，低通滤波级还包括锁存器，该锁存器具有被连接至第一基本滤波模块的基本输出的设置输入、被连接至第二基本滤波模块的基本输出的重置输入、以及旨在传递滤波后的传出信号的输出，该滤波后的传出信号在将第一电压电平施加至设置输入时具有第一电压电平，并且在将第一电压电平施加至重置输入时具有第二电压电平。

这尤其允许标准化条件得到满足。

根据一个实施例，该设备包括第一延迟级，该第一延迟级包括串联配置的第三基本滤波模块和第四基本滤波模块，第四基本滤波模块的基本输入经由反相器被耦合至第三基本滤波模块的基本输出，第一延迟级包括反相器，该反相器被连接至第四基本滤波模块的输出，并且被设计为传递延迟后的传出信号。

根据一个实施例，该设备还包括第二延迟级，该第二延迟级包括第五基本滤波模块，第五基本滤波模块的时间常数大于第三基本滤波模块的时间常数，第五基本滤波模块被设计为传递延迟后的传出信号。

这明显允许标准化条件得到满足。

根据一个实施例，该设备还包括第二输入，基本滤波模块中的至少一个基本滤波模块被耦合至第二输入，并且第二输入旨在接收另一传入数字信号。

还提供了一种被设计为通过I²C总线通信的集成电路(诸如非易失性存储器)该I²C总线包括用于时钟信号的传输信道和用于数据信号的传输通道，该集成电路包括如下设备：其第一输入旨在连接至用于时钟信号的传输信道，而其第二输入旨在连接至用于数据信号的传输信道。