一种SDR平台的数字信号处理装置的制作方法

本实用新型涉及数字信号处理，特别是涉及一种SDR平台的数字信号处理装置。

背景技术：

软件定义的无线电 (SDR) 是无线电广播通信技术，它基于软件定义的无线通信协议而非通过硬连线实现；SDR 能够针对多模式、多频和多功能无线通信设备的问题提供有效而安全的解决方案，SDR平台在无线通信、高速光通信互连的信号处理、雷达或电子战系统等系统有着广泛的应用。

数字信号处理装置（板卡）是SDR平台的重要组成部分，对于SDR平台的正常工作有着至关重要的作用，但是，就目前而言，SDR平台的数字信号处理装置还面临着接口资源和扩展性能不足等诸多问题。

技术实现要素：

本实用新型的目的在于克服现有技术的不足，提供一种SDR平台数字信号处理装置，具有丰富的FPGA资源和接口资源，并且支持通过FMC标准插卡进行功能扩展。

本实用新型的目的是通过以下技术方案来实现的：一种SDR平台的数字信号处理装置，包括第一FPGA芯片和第二FPGA芯片，所述第一FPGA芯片和第二FPGA芯片连接；

所述第一FPGA芯片上连接有第一JTAG接口、第一PROM、第一DDR3存储模块和第一FMC连接器；所述第二FPGA芯片上连接有第二JTAG接口、第二PROM、第二FMC连接器和第三FMC连接器。

优选地，所述第一FPGA芯片和第二FPGA芯片之间同时通过GTX总线和LVDS总线连接；所述第一PROM与第一FPGA芯片之间通过SPI总线连接；所述第二PROM与第二FPGA芯片之间通过SPI总线连接。

优选地，所述第一FMC连接器和第二FMC连接器均为FMC标准的HPC连接器，所述第三FMC连接器为FMC标准的LPC连接器。

优选地，所述数字信号处理装置还包括第一以太网模块和USB接口，所述第一以太网模块和USB接口均与第一FPGA芯片连接。

优选地，所述数字信号处理装置还包括第二以太网模块和IO总线接口J5，所述第二以太网模块和IO总线接口J5均与第二FPGA芯片连接。

优选地，所述数字信号处理装置还包括外供时钟接口、随路时钟接口、板载OCXO时钟和时钟分配网络，所述时钟分配网络的输入端与外供时钟接口、随机时钟接口和板载OCXO时钟连接，时钟分配网络的输出端分别与第一FPGA芯片、第二FPGA芯片、第一FMC连接器、第二FMC连接器和第三FMC连接器连接；其中，所述时钟分配网络包括时钟选择模块和功分器，所述时钟选择模块的输入端分别与外供时钟接口、随路时钟接口和板载OCXO时钟连接，时钟选择模块的输出端与功分器连接，所述功分器的输出端分别与第一FPGA芯片、第二FPGA芯片、第一FMC连接器、第二FMC连接器和第三FMC连接器连接。

本实用新型的有益效果是：本实用新型具有丰富的FPGA资源和接口资源；同时，本实用新型还包括外供时钟接口、随路时钟接口、板载OCXO时钟和时钟分配网络，在不同场景下能够根据需要对时钟进行选择，提高了装置的应用灵活性；本实用新型的FPGA芯片上连接有MC标准的HPC/LPC连接器，支持通过FMC标准插卡进行功能扩展。

附图说明

图1为本实用新型的原理示意图；

图2为时钟分配网络的连接示意图；

图3为实施例中锁相环电路的原理示意图；

图4为实施例中环路滤波器的原理示意图。

具体实施方式

下面结合附图进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。

如图1所示，一种SDR平台的数字信号处理装置，包括第一FPGA芯片和第二FPGA芯片，所述第一FPGA芯片和第二FPGA芯片连接；

所述第一FPGA芯片上连接有第一JTAG接口、第一PROM、第一DDR3存储模块和第一FMC连接器；所述第二FPGA芯片上连接有第二JTAG接口、第二PROM、第二FMC连接器和第三FMC连接器。

在本申请的实施例中，所述第一FPGA芯片和第二FPGA芯片之间同时通过GTX总线和LVDS总线连接；所述第一PROM与第一FPGA芯片之间通过SPI总线连接；所述第二PROM与第二FPGA芯片之间通过SPI总线连接；所述第一FMC连接器和第二FMC连接器均为FMC标准的HPC连接器，所述第三FMC连接器为FMC标准的LPC连接器。在该实施例中，所述数字信号处理装置还包括第一以太网模块和USB接口，所述第一以太网模块和USB接口均与第一FPGA芯片连接；所述数字信号处理装置还包括第二以太网模块和IO总线接口J5，所述第二以太网模块和IO总线接口J5均与第二FPGA芯片连接；在该实施例中，所述数字信号处理装置还包括PCI总线接口，所述PCI总线接口分别与第一FPGA芯片和第二FPGA芯片连接；该实施例中，所述数字信号处理装置还包括供电接口，用于连接外部电源，并向整个数字信号处理装置供电。在上述实施例中，所述第一以太网模块和第二以太网模块均包括以太网芯片和以太网接口；第一FPGA芯片和第二FPGA芯片均通过对应的以太网模块接入以太网，以便于数字信号处理装置的网络调试和网络配置。

如图2所示，所述数字信号处理装置还包括外供时钟接口、随路时钟接口、板载OCXO时钟和时钟分配网络，所述时钟分配网络的输入端与外供时钟接口、随机时钟接口和板载OCXO时钟连接，时钟分配网络的输出端分别与第一FPGA芯片、第二FPGA芯片、第一FMC连接器、第二FMC连接器和第三FMC连接器连接；其中，所述时钟分配网络包括时钟选择模块和功分器，所述时钟选择模块的输入端分别与外供时钟接口、随路时钟接口和板载OCXO时钟连接，时钟选择模块的输出端与功分器连接，所述功分器的输出端分别与第一FPGA芯片、第二FPGA芯片、第一FMC连接器、第二FMC连接器和第三FMC连接器连接；其中所述时钟选择模块采用三选一的多路开关。

如图3所示，在一些实施例中，所述时钟选择模块和功分器之间还设置有锁相环电路，所述锁相环电路包括鉴频鉴相器、电荷泵、环路滤波器和压控振荡器；所述鉴频鉴相器的时钟信号输入端与时钟选择模块连接，鉴频鉴相器的输出端依次通过电荷泵、环路滤波器与压控振荡器连接，所述压控振荡器的输出端与功分器连接，所述压控振荡器的输出端还与鉴频鉴相器的反馈信号输入端连接。如图4所示，在该实施例中，所述的环路滤波器包括运放A1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1、第二电容C2和第三电容C3；运放A1的反向输入端与环路滤波器的信号输入端连接；运放A1的正向输入端通过第三电阻R3连接到工作电源，第四电阻R4的一端连接到第三电阻R3和运放A1的正向输入端之间，第四电阻R4的另一端接地；第一电阻R1的一端与运放A1的反向输入端连接；第一电阻R1的另一端通过第二电容C2连接到运放A1的输出端；第一电阻R1和第二电容C2组成的电路与第一电容C1并联；且第一电容C1的两端分别与运放A1输出端和反向输入端连接；运放A1的输出端通过第二电阻R2连接到环路滤波器的信号输出端；第二电阻R2与环路滤波器的信号输出端之间还设置有接地电容C3；其中，第三电阻R3和第四电阻R4阻值相等，环路滤波器和电荷泵的工作电源电压相同。

本实用新型采用两片FPGA芯片互联作为处理中心，FPGA资源丰富，以便于提高运算速度，同时，本实用新型由FPGA芯片、PROM、以太网模块和各种接口构成，结构较为简单，装置复杂度和生产成本低；本实用新型提供了JTAG、USB、IO总线和PCI总线等接口，接口资源丰富，方便于装置与外部设备的互联和扩展，并提供了以太网模块作为网络接口，方便了数字信号处理装置的网络调试和网络配置；FMC连接器可以根据需要连接相应的子卡，如ADC或DAC卡等，以便于数据的转换处理和输入/输出，实现数字信号处理装置的扩展；同时，本实用新型还包括外供时钟接口、随路时钟接口、板载OCXO时钟和时钟分配网络，在不同场景下能够根据需要对时钟进行选择，提高了装置的应用灵活性，在时钟分配网络的时钟选择模块和功分器之间设置有锁相环电路，提高了时钟信号的相位频率稳定性；在锁相环电路的环路滤波器中，第三电阻R3和第四电阻R4阻值相等，环路滤波器和电荷泵的工作电源电压相同；能够使运算放大器能够将电荷泵的输出强制与电荷泵电源电压的一半附近，从而电荷泵的电流失配减小。

综上，本实用新型具有丰富的FPGA资源和接口资源的优势，在不同场景下能够根据需要对时钟进行选择，提高了装置的应用灵活性，并且支持通过FMC标准插卡进行功能扩展。

最后应当说明的是，以上仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。