用于相干电源管理的系统和方法与流程

本文所述的实施方案涉及电子系统中的电源管理，并且更具体地，涉及相干地管理包括在系统中的多个电源管理电路。

背景技术：

电子系统实现各种电源管理机构，以试图优化所消耗的电力和所实现的性能的平衡。这些机构包括逻辑上靠近电源管理的负载的高速、高带宽机构。例如，高速、高带宽机构可以集成在与负载相同的集成电路上，或者逻辑上靠近负载，诸如在负载的接口上。该机构还包括逻辑上远离负载的较低速度、较低带宽机构(例如，更靠近电源)。一般来讲，电源管理机构不在反馈回路中操作，并且彼此独立。因此，无法保证这些机构能够很好地协同工作。事实上，这些机构有时可能在交叉目的下起作用。

例如，电流和电流变化率(di/dt)达到足够大的值，并且需要节流机构来限制不同时间尺度的电效应。这些机构之间的协调对于防止系统中的稳定性问题和附加噪声的激发可能是重要的。

电流和di/dt较大的另一个后果是，由于电压保护带和下垂，以电的方式各种处理器(诸如中央处理单元(CPU)和图形处理单元(GPU))的性能受到影响。如果不控制电力传送的电气行为，则保护带将继续增加而不减少。

此外，系统内的电力摊销可相当复杂。例如，如果通过关闭和打开负载和电源来连续对总线电容器充电和放电，则可以通过保持某些系统开启并等待最佳点将其关闭和打开来节省大量电力。CPU和GPU电力轨的电气性能预计将出现越来越大的偏差。

技术实现要素：

在实施方案中，系统包括在不同时域(例如，具有不同带宽)中操作的多个电源管理机构和被配置为协调机构的操作的控制电路。例如，如果一个机构向系统添加能量，则控制电路可以通知另一机构能量即将到来，以便描述协调一致地连贯使用电力的该另一机构。

附图说明

下面的详细描述参照附图，现在对这些附图进行简要说明。

图1是包括相干电源管理系统(CPMS)的系统的一个实施方案的高级视图的框图。

图2是包括CPMS的系统的一个实施方案的框图，CPMS被示为一组信用状态机、遥测电路和节流电路。

图3是包括具有特定补偿电路和检测器电路的CPMS的系统的一个实施方案的框图。

图4是用于固定相位补偿电路的状态机的一个实施方案的框图。

图5是用于滑行补偿电路的状态机的一个实施方案的框图。

图6是用于动态负载线补偿电路的状态机的一个实施方案的框图。

图7是系统的一个实施方案的框图。

图8是计算机可访问存储介质的一个实施方案的框图。

尽管本公开中所述的实施方案可受各种修改形式和另选形式的影响，但其具体实施方案在附图中以举例的方式示出并将在本文中详细描述。然而，应当理解，附图和对其的详细描述不旨在将实施方案限制为所公开的特定形式，而相反，本公开旨在涵盖落入所附权利要求书的实质和范围内的所有修改、等同物和另选方案。本文所使用的标题仅用于组织目的，并不旨在用于限制说明书的范围。如在整个本申请中所使用的那样，以允许的意义(即，意味着具有可能性)而非强制的意义(即，意味着必须)使用“可能”一词。类似地，字词“包括”、“包含”是指包括但不限于。

在本公开内，不同实体(其可被不同地称为“单元”、“电路”、其他部件等等)可被描述或声称成“被配置为”执行一个或多个任务或操作。此表达方式—被配置为[执行一个或多个任务]的[实体]—在本文中用于指代结构(即，物理的事物，诸如电子电路)。更具体地，此表达方式用于指示此结构被布置成在操作期间执行一个或多个任务。结构可被描述成“被配置为”执行某个任务，即使该结构当前并非正被操作亦如此。“被配置为生成输出时钟信号的时钟电路”旨在涵盖例如在操作期间执行该功能的电路，即使所涉及的电路当前并非正被使用(例如该电路并未连接到电源)。因此，被描述或表述成“被配置为”执行某个任务的实体是指物理的事物，诸如设备、电路、存储可执行以实施该任务的程序指令的存储器等。该短语在本文中不被用于指代无形的事物。通常，形成与“被配置为”对应的结构的电路可包括硬件电路。硬件电路可包括以下项的任意组合：组合式逻辑电路、时钟存储设备(诸如触发器、寄存器、锁存器等)、有限状态机、存储器(诸如静态随机存取存储器或嵌入式动态随机存取存储器)、定制设计电路、模拟电路、可编程逻辑阵列等。类似地，为了描述方便，可将各种单元/电路/部件描述为执行一个或多个任务。此类描述应当被解释为包括短语“被配置为”。

术语“被配置为”并不旨在表示“可被配置为”。例如，未经编程的FPGA不会被认为是“被配置为”执行某个特定功能，虽然其可能“能够被配置为”执行该功能。在适当编程之后，FPGA然后可被配置为执行该功能。

所附权利要求书中表述被配置为执行一个或多个任务的单元/电路/部件或其他结构明确地旨在对该项权利要求不援引35U.S.C.§112(f)的解释。于是，所提交的本申请中没有任何权利要求旨在要被解释为具有装置-加-功能要素。如果申请人在申请过程中想要援引112(f)部分，则其将利用“用于”[执行功能]“的装置”结构来表述权利要求的要素。

在一个实施方案中，可通过以硬件描述语言(HDL)诸如Verilog或VHDL对电路的描述进行编码来实现根据本公开的硬件电路。可针对为给定集成电路制造技术设计的单元库来合成HDL描述，并可出于定时、功率和其他原因而被修改，以获得可被传输到工厂以生成掩模并最终产生集成电路的最终的设计数据库。一些硬件电路或其部分也可在示意图编辑器中被定制设计并与合成电路一起被捕获到集成电路设计中。该集成电路可包括晶体管并还可包括其他电路元件(例如，无源元件，诸如电容器、电阻器、电感器等)，以及晶体管和电路元件之间的互连件。一些实施方案可实现耦接在一起的多个集成电路，以实现硬件电路，和/或可在一些实施方案中使用离散元件。另选地，HDL设计可被合成为可编程逻辑阵列诸如现场可编程门阵列(FPGA)并且可在FPGA中实现。

如本文所用，术语“基于”或“取决于”用于描述影响确定的一个或多个因素。此术语不排除可能有附加因素可影响确定。也就是说，确定可仅基于指定的因素或基于所指定的因素及其他未指定的因素。考虑短语“基于B确定A”。这个短语指定B是用于确定A的因素或者其影响A的确定。这个短语并不排除A的确定也可能基于某个其他因素诸如C。这个短语还旨在涵盖A仅基于B来确定的实施方案。如本文所用，短语“基于”与短语“至少部分地基于”是同义的。

本说明书包括对各种实施方案的参考，以指示本公开并非旨在提及一个特定具体实施，而是提及落入包括所附权利要求书的本公开的实质内的一系列实施方案。特定特征、结构或特性可以与本公开一致的任何合适的方式被组合。

具体实施方式

本文描述的相干电源管理系统(CPMS)可以提供跨多个电源管理机构的电源管理协调，其可以在不同的时间尺度上操作(例如，它们可以具有不同的带宽或延迟)。即，给定的电源管理机构可能具有一定的等待时间来响应系统中的事件。在不存在CPMS的情况下，各种电源管理机构可以独立设计并独立运行。因此，CPMS被包括以协调电源管理机构的工作。

例如，如果第一电源管理机构已经在运行以处理事件，则可以搁置其他电源管理机构或者可以减少其动作以考虑第一电源管理机构的操作。如果一个电源管理机构即将关闭部件但另一个电源管理机构指示即将进行的活动，则可以延迟/取消断电以避免断电并且此后不久再次上电(浪费能量)。尽管这些示例并不详尽，但它们示出了在未协调的电源管理机构中如何浪费能量。CPMS可以视图平衡系统的电源管理和性能，以试图最大化每单位能量消耗所实现的性能。

在一些情况下，通过监测不同参数和/或通过检测参数变化中的趋势(例如轨迹)而不是检测阈值交叉，较慢作用(较低带宽、较高等待时间)的电源功率管理机构可能比较快作用(更高带宽、更低延迟)的机构更早地检测事件。电源管理机构的组合也可用于检测此类趋势/轨迹。较快作用的机构可以检测趋势/轨迹。虽然各种监视器和补偿电路可以在不同的时间尺度上操作，但是它们可以监视/补偿向相同负载的电力传送。例如，负载可以是一个或多个处理器，诸如一个或多个中央处理单元(CPU)和/或一个或多个图形处理单元(GPU)。

通常可以为任何电源管理的负载实施CPMS。下面更详细地讨论具有处理器的集成电路的示例，但是可以使用任何电负载(例如，没有处理器的集成电路、各种其他电子部件、集成电路上的处理器等)。

现在转到图1，示出了包括集成电路(IC)10、电源管理单元(PMU)12和在系统中实现相干电源管理的电路的系统的一个实施方案的框图。图1的实施方案示出了高电平的相干电源管理电路，包括传递函数电路14A-14D和补偿电路16A-16D。IC 10包括传递函数电路14A和补偿电路16A，并且还包括一个或多个处理器。例如，处理器可以包括一个或多个CPU 18A-18N和/或一个或多个GPU20A-20M。其他实施方案也可以包括其他通用处理器或专用处理器。CPU 18A-18N和GPU 20A-20M耦接到传递函数电路14A和补偿电路16A。传递函数电路14A-14C彼此耦接，并且每个传递函数电路14A-14C耦接到相应的电路22A-22C，该相应的电路将传递函数电路14A-14C的输出与补偿电路16B-16D的输出相结合，以向补偿电路16A-16C提供输入，如图1所示。传递函数电路14C的输出耦接到PMU 12，该PMU 12耦接到传递函数电路14D。传递函数电路14D耦接到补偿电路16D。

传递函数电路14A-14D可以被配置为监视系统中的各种电参数和/或其他环境参数，并且可以被配置为生成对应的补偿电路16A-16D的控制。例如，电参数可以包括电压和电流。其他环境参数可以包括例如温度、负载中的活动水平(例如，CPU使用率、某些指令的CPU使用率、GPU使用率等)等。每个传递函数电路14A-14D可以在给定的时间窗口或带宽下操作。在各种实施方案中，不同的时间窗/带宽可以彼此相差至少一个数量级。时间窗口/带宽可以部分地为电路的性质(例如，高频滤波、环路稳定性标准等)和被感测的参数的函数。在一个实施方案中，传递函数电路14A可以具有最高带宽/最短时间窗口/最短等待时间，并且传递函数电路14B-14D可以具有越来越低的带宽/越来越长的时间窗口/越来越长的等待时间。

补偿电路16A-16D可以响应于来自传递函数电路14A-14D的输入而实现校正动作，并且还响应于来自响应于其他传递函数电路14A-14D而起作用的其他补偿电路16A-16D的通信。在一些情况下，如果其他补偿电路16A-16D已经在运行(即使它们是较慢作用的电路)，则给定补偿电路16A-16D可以提供较少量的补偿。

由补偿电路16A-16D实现的校正动作(补偿)可以变化。例如，补偿电路16A-16D可包括各种类型的节流电路。通常，节流器试图以某种方式限制负载中的活动。节流可以是逻辑动作(例如，减少处理器中的指令吞吐量限制了其他准备执行的指令、时钟门控等的发布)或物理动作(例如，降低负载中时钟的时钟频率、从时钟中移除时钟脉冲以有效降低频率等)。校正动作还可以包括对抗事件的尝试(例如，通过从PMU 12提供更多电流、增加电压以抵消电压下降等来增加系统中的能量)。

PMU 12可以包括一个或多个电压调节器，其被配置为向IC 10和/或系统的其他组件供电。电压调节器可以具有任何设计和特征。例如，可以实现多级降压调节器，其中可以通过良好的电压调节(最小下垂)提供的电流量与接通的相数成比例。在给定时间点接通的相的数量可以取决于IC 10中的处理器的电力状态和/或由传递函数电路14A-14D检测的各种事件。

在各种实施方案中，IC 10可以是任何集成电路。例如，IC 10可以是包括一个或多个CPU 18A-18N和/或一个或多个GPU20A-20M的处理器芯片。IC 10可以是片上系统(SOC)，该片上系统包括一个或多个处理器和一个或多个外围电路(例如，耦接到给定系统中的存储器的存储器控制器、到各种类型的输入/输出接口的桥接器、音频外围设备、视频外围设备等)。在一些实施方案中，IC10可以是没有处理器的固定功能IC。

CPU 18A-18N可以是实现任何指令集的任何通用处理器。可以实现任何微架构特征(例如，按顺序、乱序、标量、超标量、流水线、推测执行等)。类似地，GPU 20A-20M可以是任何类型的图形处理器，并且可以实现任何图形指令集。可采用任何微结构特征。

CPMS可以尤其聚焦于协调电源管理系统，以向集成电路10中的处理器(例如，CPU 18A-18N和/或GPU 20A-20M)提供电力。处理器可以具有比集成电路10中的其他电路(例如，SOC实施方案中的外围设备)更大的动态负载变化(例如，电流消耗)。在其他实施方案中，CPMS还可以根据需要为整个IC 10或者IC 10的任何部分协调电源管理系统。

应当注意，传递函数电路14A-14D的数量和/或补偿电路16A-16D的数量可以在各种实施方案中变化。此类电路的数量可以多于或少于图1中所示的数量。可以将更多或更少的此类电路集成到IC 10中或者包括在IC 10外部。

接下来转向图2，更详细地示出了包括CPMS的系统的一个实施方案的框图。示出了IC 10，包括CPU 18A-18N和GPU 20A-20M。IC 10还包括CPMS控制电路30和节流电路32A。该系统还包括节流电路32B-32D、遥测电路36A-36C和信用电路34A-34C。CPMS控制电路30耦接到遥测电路36A-36C和信用电路34A-34C。

图2中的竖直虚线将部件分成K个状态(或K个窗口)K1到K4。每个K状态下CPMS的部件的带宽/等待时间由与K个状态相关联的时间表示(K1小于50纳秒、K2小于1微秒、K3小于100微秒、以及K4小于1毫秒)。用于每个K状态的时间是示例性的，并且其他实施方案可以具有与K个状态和多于或少于K个状态相关联的其他时间。在各种实施方案中，给定K状态和下一个较慢(或下一个更快)K状态之间的差异可以是一个或多个数量级。给定K状态内的信用电路34A-34C、遥测电路36A-36C和节流电路32B-32D耦接在一起。

每个K状态(或时域)具有相关联的时间特性，其可以是K状态中的电路可以多快地对输入作出反应以产生补偿输出的指示标识。时间特性可以表示为带宽、延迟、时钟周期或任何其他时间度量。

节流电路32A-32D可以实现各种节流机构，诸如上面关于图1描述的节流机构。因此，节流电路32A-32D可以是图1中的补偿电路16A-16D的示例。如下面更详细讨论的，遥测电路36A-36C和对应的信用电路34A-34C可以是传递函数电路14A-14D的示例。

遥测电路36A-36C可以测量系统中的各种参数(电压、电流、温度等)以检测可以指示校正动作的事件。遥测电路36A-36C可以与信用电路34A-34C通信，信用电路34A-34C可以彼此交换信用，指示检测到的事件和由其他K个状态采取的校正动作。因此，信用可以帮助防止过度补偿由多个遥测电路36A-36C检测到的事件。例如，如果遥测电路36C检测到事件并经由节流电路32D启动校正动作，则信用电路34C可以公布信用以反映校正动作。如果另一遥测电路(例如遥测电路36A)检测到与同一事件相关的相同事件或参数变化，则由信用电路34C传送到信用电路34A的信用可以防止来自节流电路32B的校正动作或可以减少由节流电路32B执行的节流，因为节流电路32D正在执行校正动作(即使由于K4状态的延迟而在K2状态下不能看到校正动作的影响)。

CPMS控制电路30可以在信用电路34A-34C和遥测电路36A-36C之间进行协调。例如，CPMS控制电路30可以将由信用电路34A-34C中的一者发布的信用转换为用于其他信用电路34A-34C的信用。例如，可以基于对应的遥测电路36A-36C可能检测相同事件或与相同事件相关的参数变化来将信用分配给不同的信用电路。可以基于哪些校正动作更可能补充由最初激活的节流电路32A-32D采取的校正动作等来分配信用。

以另一种方式观察，给定遥测电路36A-36C、对应的信用电路34A-34C和CPMS控制电路30的组合可以形成控制回路(分别为K2状态和K4状态的点状椭圆38A和38B)。CPMS控制电路30可以负责基于其他控制回路中的活动在每个控制回路中提供反馈。

图3是更详细地示出的包括CPMS的系统的实施方案的框图。在图3的实施方案中，IC 10包括CPU 18A-18N和GPU 20A-20M。另外，IC 10包括时钟抖动/功率估计器(PwrEst)电路40、欠压检测器电路(UVD)42和CPMS控制电路30A。图2的CPMS控制电路30可以分布这样的实施方案中，其中CPMS控制电路30A在IC 10中，并且CPMS控制电路30B和30E处于K2状态；CPMS控制电路30C和30F处于K3状态；以及CPMS控制电路30D和30G处于K4状态。遥测电路36A-36C包括电流监视器(Imon)/调试控制(DbgCtl)电路43、电压比较器电路44和热控制(ThermCtl)电路46。节流电路32A-32D可以包括时钟抖动/PwrEst电路40、时钟控制(ClockCtl)电路48、性能控制(PerfCtl)电路50和温度控制(TempCtl)电路52。应当注意，即使在与K1状态不同的K状态下工作，电路42、43、44、46、48、50、52和30B-30G中的一些也可以包括在IC 10中。

UVD电路43可以被配置为检测IC 10上的CPU 18A-18N/GPU20A-20M附近的欠压事件。欠压事件可以是电压下降到低于特定阈值或者电压以特定速率下降，指示CPU 18A-18N/GPU 20A-20N的当前负载可能超过IC 10和/或PMU 12上的配电网络的能力。

Imon/DbgCtl电路42可以检测高于特定阈值的电流(或者在一段时间内高于特定水平)，和/或可以检测系统中可以指示要补偿的事件的各种逻辑状态。电压比较器44可以将来自PMU 12的外部电源电压与编程到系统中的一个或多个阈值进行比较。ThermCtl电路46可以检测超过特定阈值或多个阈值的温度。

时钟抖动/PwrEst电路40可以响应于事件而抖动时钟以临时降低有效时钟频率，并且可以数字地估计IC的处理器中消耗的电力，以引起处理器的高电力部分的节流。ClockCtl电路48可以被配置为随着电源电压幅度下降而缓慢地降低时钟频率。PerfCtl电路50可以被配置为确保整个系统的功率消耗不超过特定水平。TempCtl电路52可以通过快速关闭IC 10中的处理器来响应热事件。

图4至图6示出了可以在CPMS的各种实施方案中采用的电源管理机构的某些示例。这些示例不是限制性的，因为除了这些示例之外或代替这些示例可能存在许多其他机构。

图4是示出了固定相位补偿机制的一个实施方案的状态机60。例如，当CPU 18A-18N和/或GPU 20A-20M在低功率模式(低电源电压幅度和低时钟频率)下操作时，PMU 12可能需要传送的最大电流可能受到低功率模式与较低最大电流相关联的事实的限制。在一个实施方案中，PMU 12中的电压转换器的固定数量的相位可足以提供电流，以及具有IC 10的系统中的其他设备的电流需求。相位的数量可以是一个，或者可以多于一个，但是可以小于PMU 12中的最大相位数。因为系统中的其他设备可以通电并且可能暂时存在将导致PMU 12启用附加相位的负载，所以固定相位补偿机制可以防止此类启用并因此节省电力。可能不需要附加的相位，因为CPU/GPU电力状态可以确保足够的电流可用于可能由已启用的相位提供的电流内的另一设备。在一个实施方案中，状态机60可以是CPMS控制电路30A的一部分，或者在各种实施方案中，可以在一个或多个CPMS控制电路30A-30G上以分布式方式实现，或者可以完全在IC10外部实现。

CPMS控制电路30A可以从IC 10(未示出)中的电源管理器接收指示，该指示至少跟踪IC 10中的电力状态，并且在一些实施方案中，可以控制电力状态。该指示可以描述一个或多个CPU/GPU的电力状态的变化。状态机可以处于电力状态检查(PState Chk)状态62。响应于该指示，状态机可以交易到当前最大检查(I Max Chk)状态64，其中CPMS控制电路30A可以确定在新的电力状态下CPU/GPU可以汲取的最大电流是否足够低，以便由PMU 12以固定相位模式提供。例如，CPMS控制电路30A可以具有用电力状态和对应的最大电流限制编程的查找表。如果电流在固定相位模式下不可用，则状态机可以返回到PState chk状态62。另一方面，如果电流在固定相位模式下是可用的，则CPMS控制电路30A可以向PMU 12发送固定相位命令，以使PMU 12以固定相位模式(固定相位Cmd状态66)操作。在一个实施方案中，固定相位命令可以使PMU 12以脉冲频率调制(PFM)模式而不是突发连续电流模式(CCM)操作。如果该模式正在“退出”(例如即将进入新的电力状态)(退出状态68)，CPMS控制电路30A可以将离开命令(离开状态70)发送到PMU 12，然后返回到PState Chk状态62。

图5是示出了滑行补偿机构的一个实施方案的状态机80。在一个实施方案中，状态机80可以是CPMS控制电路30A的一部分，或者在各种实施方案中，可以在一个或多个CPMS控制电路30A-30G上以分布式方式实现，或者可以完全在IC 10外部实现。

滑行模式可以是低功率模式，其可以在预定时间内关闭(或“关闭”)PMU 12输出轨，并且可以允许负载(例如IC 10，或更具体地CPU和/或GPU)对负载中和负载附近的电容中存储的能量进行操作。例如，IC 10通常被连接在电力轨和接地轨之间的“去耦电容”所包围。当电力轨由PMU 12主动驱动到电压电平时，电容被充电，并且当噪声事件或其他活动导致负载电流的瞬时变化时，电容供应电流。在CPU/GPU的低功率模式下，可以以合理的确定度知道有功功率消耗。在一些低功率模式(例如，睡眠模式)中，负载中可能没有活动。在这种情况下，PMU 12可以禁用电力轨并允许系统使用存储的电荷。对于给定的电容和低功率模式，放电速率可以是已知的，因此滑行模式可能有效的时间段的最大长度是已知的，并且因此在重新启用PMU 12以向电力轨提供更多电荷之前，滑行模式可能持续的最长时间是已知的。一般来讲，如果PMU没有主动提供电荷(例如电流)以在负载消耗电流时将轨保持在特定电压，则可以禁用电力轨。如果PMU主动提供电荷，则启用轨。

CPMS控制电路30A可以在CPU/GPU进入可以使用滑行模式的状态时接收进入滑行指示(例如，电力状态足够低使得能量消耗低并且被电路以一定程度已知，或者CPU/GPU中的活动停止的睡眠状态)。基于CPU/GPU的状态和系统中可用的能量(状态82)，CPMS控制电路30A可以确定是否有足够的能量可用于进入滑行模式。如果不是，则状态机80可以保持在状态82并且可以不进入滑行模式。

计算可用能量并确定是否要进入滑行模式可以以各种方式执行。例如，CPMS控制电路30A可以测量平均负载电流和电压，并计算每单位时间的平均能量消耗。另选地，可以在表或其他存储装置中提供CPU/GPU的各种状态的平均能量消耗，以由CPMS控制电路30A读取。在确定能量消耗速率、确定当前可用能量(基于电容和电压)以及根据消耗速率和可用能量确定工作负荷持续时间和余量之后，CPMS控制电路30A可以向时钟控制电路48(图3)发送命令以跟踪电压漂移并基于电压漂移调整时钟(状态84)。时钟控制电路48可以确认，并且CPMS控制电路30A可以向PMU 12发送命令以进入特定轨的滑行模式(状态86)。PMU可以三态轨(禁用轨)和输出桥，从而暂时关闭。CPMS控制电路30A可以在负载处监视电压，因为频率(通过时钟控制电路48)利用电压来缓慢地缩放以维持定时余量。在某一时刻(例如，在最大持续时间到期之后，或者响应于尝试增加CPU/GPU的电力状态)，状态机可以退出滑行模式(状态88)。CPMS控制电路30A可以发信号通知PMU 12以PFM模式开始备份以维持负载的保持电压(状态90)。CPMS控制电路30A可以禁用滑行模式，并且PMU 12可以等待命令以调整下一个即将到来的电力状态的电压以运行下一个工作负载。

图6是用于动态负载线补偿电路的一个实施方案的状态机100。在一个实施方案中，状态机80可以是CPMS控制电路30A的一部分，或者在各种实施方案中，可以在一个或多个CPMS控制电路30A-30G上以分布式方式实现，或者可以完全在IC 10外部实现。

动态负载线机构可以是PMU 12的负载线在电力状态之间和/或电力状态内的动态移位，以优化系统的功率节省。它基于以下事实：已经在给定电力状态内计算了最大电流，并且电压调节器可以从一个负载线转移到下一个负载线以维持系统中的较低电力。

通常，对于给定的电力状态，负载线和电压保护带是固定的。在许多情况下，系统具有一个负载线，并且电压保护带对于给定的电力状态是固定的(但是可以在电力状态之间变化)。然而，使用动态负载线，CPMS可以在系统中计算两件事。首先，CPMS控制电路30A可以计算给定电力状态的正确负载线，并且如果尚未计算和调整，则使最浅负载线(最低斜率)在该电力状态内使用。其次，如果已经针对给定工作负载记录了工作负载迹线，则CPMS控制电路30A可以检查迹线日志并计算该工作负载的最浅负载线。即，如果工作负载迹线具有基于先前信息的最大下垂规范，则CPMS控制电路30A可计算将满足规范的最浅负载线并发送命令以调整负载线以降低系统中消耗的电力。

工作负载迹线可以是CPMS识别给定工作负载(例如，任务、应用程序、来自任务的线程等)并跟踪在该工作负载的执行期间发生的电源管理相关事件的机制。迹线可以用于相同工作负载的后续执行，以预测可能需要在后续执行中管理的事件。

在状态机100中，电力状态正在改变的指示可导致CPMS控制电路30A确定是否可调整负载线(状态102)。如果是，则CPMS控制电路30A可以将负载线调整命令发送到PMU 12(状态104)。如果存在迹线，并且迹线检查指示负载线是正常的(状态106)，CPMS控制电路30A可以等待电力状态的改变或其他退出原因以离开调整的负载线(状态108)并且可以向PMU 12发送离开命令(指示它可以返回到默认负载线或者新的负载线命令可能会到来)(状态110)。

图7是系统150的一个实施方案的框图。在例示的实施方案中，系统150包括耦接到一个或多个外围设备154和外部存储器158的集成电路(IC)10的至少一个实例。提供向IC 10供应供电电压以及向存储器158和/或外围设备154供应一个或多个供电电压的PMU12。

根据系统150的类型，外围设备154可包括任何期望的电路。例如，在一个实施方案中，系统150可以是计算设备(例如，个人计算机、膝上型计算机等)、移动设备(例如，个人数字助理(PDA)、智能电话、平板电脑等)。在系统150的各种实施方案中，外围设备154可以包括用于各种类型的无线通信(诸如wifi、蓝牙、蜂窝、全球定位系统等)的设备。外围设备154还可以包括附加存储装置，包括RAM存储装置、固态存储装置或磁盘存储装置。外围设备154可包括用户界面设备，诸如显示屏，其包括触摸显示屏或多触摸显示屏、键盘或其他输入设备、麦克风、扬声器等。在其他实施方案中，系统150可为任何类型的计算系统(例如，台式个人计算机、膝上型电脑、工作站、网络机顶盒等)。

外部存储器158可包括任何类型的存储器。例如，外部存储器158可以是SRAM、诸如同步DRAM(SDRAM)的动态RAM(DRAM)、双倍数据速率(DDR、DDR2、DDR3等)SDRAM、DDR DRAM的低功率版本(例如LPDDR、mDDR等)等。DRAM 12A-12B可以是如上所列的任何类型的此类DRAM。外部存储器158可以包括安装存储器设备的一个或多个存储器模块，例如单列直插式内存模块(SIMM)、双列直插式内存模块(DIMM)等。另选地，外部存储器158可以包括以片上芯片或封装体叠层实现方式安装在IC 10上的一个或多个存储器设备。

图8是示出了计算机可访问存储介质160的一个实施方案的框图，该介质存储IC 10的电子描述(附图标记162)。在一些实施方案中，描述可以进一步包括其他部件，诸如CPMS的可以在IC 10外部的部分。一般来讲，计算机可访问存储介质可包括在使用期间可被计算机访问以向计算机提供指令和/或数据的任何存储介质。例如，计算机可访问存储介质可包括诸如磁性或光学介质的存储介质，例如，盘(固定或可拆卸)、带、CD-ROM、DVD-ROM、CD-R、CD-RW、DVD-R、DVD-RW或蓝光。存储介质还可包括易失性或非易失性存储器介质，诸如RAM(例如，同步动态RAM(SDRAM)、Rambus DRAM(RDRAM)、静态RAM(SRAM)等)、ROM或闪存存储器。存储介质可被物理地包括在存储介质将指令/数据提供至其的计算机中。另选地，存储介质可连接至计算机。例如，存储介质可通过网络或无线链路诸如网络附接存储装置而被连接至计算机。存储介质可通过外围接口诸如通用串行总线(USB)而被连接。通常，计算机可访问存储介质160可以非暂态方式存储数据，其中非暂态在该上下文中可指不通过信号传输指令/数据。例如，非暂态存储装置可为易失性的(并且响应于断电而可能会丢失所存储的指令/数据)或非易失性的。

通常，存储在计算机可访问存储介质160上的电子描述162可以是数据库，该数据库可以由程序读取并直接或间接地用于制造包括IC 10和/或系统的其他部件的硬件。例如，该描述可以是诸如Verilog或VHDL的高级设计语言(HDL)中硬件功能的行为级别的描述或寄存器传输级别(RTL)的描述。可通过合成工具读取该描述，合成工具可合成该描述以产生包括来自合成库的门电路列表的网表。网表包括一组门电路，其还表示包括IC 10的硬件的功能。然后可放置并路由网表，以产生用于描述要应用到掩模的几何形状的数据集。然后可以在各种半导体制造步骤中使用掩模以产生对应于IC 10的半导体电路。另选地，计算机可访问存储介质300上的描述162可以是期望的网表(具有或没有合成库)或数据集。

虽然计算机可访问存储介质160存储IC 10的描述162，但是其他实施方案可以存储IC 10的任何部分和/或系统的任何部分的描述162。

一旦充分了解了上面的公开，许多变型和修改对于本领域的技术人员而言将变得显而易见。本公开旨在使以下权利要求书被阐释为包含所有此类变型和修改。