半导体装置、半导体系统和操作半导体装置的方法与流程

于2019年06月05日在韩国知识产权局提交的并且标题为“半导体装置、半导体系统和操作半导体装置的方法”的第10-2019-0066673号韩国专利申请通过引用全部合并于此。

实施例涉及半导体装置、半导体系统和操作半导体装置的方法。

背景技术：

图形双倍数据速率(gddr)存储器(例如，图形双倍数据速率动态随机存取存储器(gddrdram))是为图形处理单元(gpu)设计的存储器。gddr存储器系统可以包括物理层(phy)电路(例如，gddrphy电路)。phy电路可以包括用于例如gddr存储器与gpu之间的数据传输的物理层接口。

当从gddrdram读取数据时，gddrphy电路可不从gddrdram接收与读取操作有关的时钟信号。因此，gddrphy电路可能需要自己对从gddrdram接收的数据进行采样。

技术实现要素：

实施例涉及一种半导体装置。所述半导体装置可以包括：门信号生成器，用于接收第一时钟信号，并用于基于所述第一时钟信号生成第一门信号和第二门信号；门控时钟信号生成器，用于接收第二时钟信号，并用于基于所述第二时钟信号以及来自所述门信号生成器的所述第一门信号和所述第二门信号来生成第一门控时钟信号、第二门控时钟信号和第三门控时钟信号；数据采样器，用于从所述门控时钟信号生成器接收第三时钟信号，并用于基于所述第三时钟信号对输入串行数据信号进行采样；以及解串器，用于通过基于来自所述门控时钟信号生成器的所述第一门控时钟信号、所述第二门控时钟信号和所述第三门控时钟信号中的至少一个对所述输入串行数据信号进行解串来生成并行数据信号。

实施例涉及一种半导体系统。所述半导体系统可以包括：图形双倍数据速率动态随机存取存储器(gddrdram)；phy电路，包括：第一phy电路，用于从gddrdram接收输入的串行数据信号，第二phy电路，用于将命令和地址发送到gddrdram，以及控制器，用于控制第一phy电路和第二phy电路。第一phy电路可以包括：门信号生成器，用于接收第一时钟信号并用于基于所述第一时钟信号生成第一门信号和第二门信号；门控时钟信号生成器，用于接收第二时钟信号，并用于基于所述第二时钟信号以及从所述门信号生成器接收的所述第一门信号和所述第二门信号来生成第一门控时钟信号、第二门控时钟信号和第三门控时钟信号；数据采样器，用于从所述门控时钟信号生成器接收第三时钟信号，并用于使用所述第三时钟信号对所述输入串行数据信号进行采样；以及解串器，用于通过基于从所述门控时钟信号生成器接收的所述第一门控时钟信号、所述第二门控时钟信号和所述第三门控时钟信号中的至少一个对所述输入串行数据信号进行解串来生成并行数据信号。

实施例涉及一种操作半导体装置的方法。所述方法可以包括：基于第一时钟信号生成第一门信号和第二门信号；基于第二时钟信号、所述第一门信号和所述第二门信号生成第一门控时钟信号、第二门控时钟信号和第三门控时钟信号；基于第三时钟信号对输入串行数据信号进行采样；通过基于所述第一门控时钟信号、所述第二门控时钟信号和所述第三门控时钟信号中的至少一个对所述输入串行数据信号进行解串来生成并行数据信号。

附图说明

通过参照附图详细描述示例性实施例，对本领域技术人员而言，特征将变得清楚，其中：

图1示出了根据示例实施例的半导体系统；

图2示出了根据示例实施例的半导体系统；

图3示出了根据示例实施例的半导体装置；

图4示出了半导体装置的数据采样器；

图5示出了半导体装置的解串器；

图6示出了半导体装置的门控时钟信号生成器；

图7示出了图6中的门控时钟信号生成器的门控时钟同步器的操作的示例；

图8和图9示出了图6中的门控时钟信号生成器的信号锁定器(signallocker)的操作的示例；

图10示出了图6中的门控时钟信号生成器的时钟生成器的操作的示例；

图11至图13示出了半导体装置的操作的示例；

图14示出了半导体装置的操作的示例；以及

图15示出了与半导体装置的操作相比的参考示例。

具体实施方式

现在将参照附图对各种实施例进行描述。

图1示出根据示例实施例的半导体系统1。参照图1，半导体系统1可以包括物理层(phy)电路10和图形双倍数据速率动态随机存取存储器(gddrdram)20。phy电路10可以是用于与gddrdram20的数据传输的物理层接口。例如，phy电路10可以通过将数据写入gddrdram20来执行写操作，或者可以通过从gddrdram20读取数据来执行读操作。

在半导体系统1的写操作中，phy电路10可以将命令和地址ca发送到gddrdram20。此外，phy电路10可以将要写入的数据dq发送到gddrdram20。此外，phy电路10可以将一个或更多个时钟信号ck_t和ck_c(也称为时钟信号ck)与命令和地址ca一起发送到gddrdram20。phy电路10还可将一个或更多个写时钟信号wck_t和wck_c与数据dq一起发送到gddrdram20。可以针对gddrdram20的操作来预先确定时钟信号ck_t和ck_c以及写时钟信号wck_t和wck_c。

在半导体系统1的读操作中，phy电路10可以将命令和地址ca发送到gddrdram20，并从gddrdram20接收数据dq。例如，当phy电路10从gddrdram20读取数据时，phy电路10可不从gddrdram20接收与读操作有关的时钟信号。因此，phy电路10可在半导体系统1的读操作中不接收关于数据dq的到达时间的信息。因此，phy电路10可以基于它自身的时钟信号对数据dq进行采样，将采样结果存储在数据结构(例如先进先出(fifo)结构)中，并恢复数据dq。

图2示出了根据示例实施例的半导体系统2。参照图2，半导体系统2的phy电路10可以包括第一phy电路100、第二phy电路102和控制器104。例如，phy电路10的第一phy电路100、第二phy电路102和控制器104可以与半导体系统2的读操作有关。此外，图2中的phy电路可以包括与半导体系统2的其他操作(例如，写操作)有关的附加元件。

例如，第二phy电路102可以向gddrdram20发送命令和地址ca。控制器104可以控制第一phy电路100和第二phy电路102。第一phy电路100可以从gddrdram20接收输入数据信号dq，并基于它自身的时钟信号对输入数据信号dq进行采样。例如，输入数据信号dq可以是串行数据。

例如，第一phy电路100可以包括数据采样器/重定时器(以下，称为数据采样器)110、解串器120、门控时钟信号生成器130和数字逻辑电路150。数字逻辑电路150可以包括先进先出(fifo)结构152、fifo结构控制电路(图2中未示出)、门信号生成器156和延迟调整电路158。

根据示例实施例，半导体系统2的phy电路10可以使用门控时钟信号生成器130和门信号生成器156以有效地从gddrdram20接收数据。这将在下面详细描述。

图3示出了根据示例实施例的半导体装置。例如，半导体装置可以是图2中的第一phy电路100。图4示出了根据示例实施例的图3中的半导体装置(例如，第一phy电路100)的数据采样器110。图5示出了根据示例实施例的图3中的半导体装置的解串器120。

参照图3，第一phy电路100可以包括数据采样器110、解串器120、门控时钟信号生成器130、fifo结构152、fifo结构控制电路154、门信号生成器156以及延迟调整电路158。

门信号生成器156可以接收第一时钟信号phy_clk并生成第一门信号m_gate和第二门信号r_gate。例如，第一门信号m_gate和第二门信号r_gate可以与第一时钟信号phy_clk同步。例如，可以从第一锁相环(pll)电路传送第一时钟信号phy_clk。第一门信号m_gate和第二门信号r_gate可以从门信号生成器156被传送到门控时钟信号生成器130。第一门信号m_gate和第二门信号r_gate可以用于生成第一门控时钟信号m_clk、第二门控时钟信号m_clk_div2和第三门控时钟信号rclk。

门控时钟信号生成器130可以接收第二时钟信号clk_in[3：0]，并基于第二时钟信号clk_in[3：0]以及从门信号生成器156接收到的第一门信号m_gate和第二门信号r_gate来生成第一门控时钟信号m_clk、第二门控时钟信号m_clk_div2和第三门控时钟信号rclk。例如，第二时钟信号clk_in[3：0]可以从第二锁相环(pll)电路被传送到门控时钟信号生成器130。

根据示例实施例，第一时钟信号phy_clk和第二时钟信号clk_in[3：0]可以是异步信号。例如，第一时钟信号phy_clk和第二时钟信号clk_in[3：0]可以不彼此同步。第一时钟信号phy_clk可以由第一pll电路生成并且具有第一频率。第二时钟信号clk_in[3：0]可以由第二pll电路生成，并且具有不同于第一频率的第二频率。可选地，第一时钟信号phy_clk和第二时钟信号clk_in[3：0]可以彼此同步。

根据示例实施例，第二时钟信号clk_in[3：0]的第二频率可以被预先确定，使得第二时钟信号clk_in[3：0]可以被用于以1/4(四分之一)速率对输入数据信号dq进行采样。例如，第二时钟信号clk_in[3：0]可以是四分之一速率时钟，即1/4速率时钟。例如，第二时钟信号clk_in[3：0]中的每个可以通过从相邻时钟信号的1/4相移来生成。例如，第二时钟信号clk_in[3：0]中的每个的第二频率可以是输入数据信号dq的频率的1/4或更小。

由门控时钟信号生成器130生成的第一门控时钟信号m_clk、第二门控时钟信号m_clk_div2和第三门控时钟信号rclk可以被传送到解串器120。例如，第三门控时钟信号rclk可以被传送到解串器120和fifo结构152。

门控时钟信号生成器130可以生成第三时钟信号clk_out[3：0]。由门控时钟信号生成器130生成的第三时钟信号clk_out[3：0]可以被传送到数据采样器110。

门信号生成器156还可以生成选择信号sel_ctrl。门控时钟信号生成器130可以基于从门信号生成器156接收的选择信号sel_ctrl，来选择门控时钟信号生成器130的多个内部信号中的一些。

数据采样器110可以从门控时钟信号生成器130接收第三时钟信号clk_out[3：0]，并基于第三时钟信号clk_out[3：0]对输入数据信号dq进行采样。

参照图4，数据采样器110可以被实现为包括例如多个d触发器的电路。数据采样器110可以通过输入端子pad接收输入数据信号dq。输入数据信号dq可以通过分别经由第三时钟信号clk_out[3：0]操作的d触发器进行采样，并且可以具有1/4速度速率(例如，输入数据信号dq的频率的1/4频率)。采样的输入数据信号dq可以作为第一中间采样信号dret[3：0]被输出。从数据采样器110输出的第一中间采样信号dret[3：0]可以被传送到解串器120。此外，图4中的数据采样器110可以是示例并且可以根据实现目的以各种形式来实现。

参照图3，解串器120可以通过基于从门控时钟信号生成器130接收的第一门控时钟信号m_clk、第二门控时钟信号m_clk_div2和第三门控时钟信号rclk中的至少一个对第一中间采样信号dret[3：0]进行解串，来生成并行数据信号rdata[7：0]。例如，解串器120可以将从数据采样器110接收的第一中间采样信号dret[3：0]转换为具有1/8速度速率(例如，输入数据信号dq的频率的1/8的频率)的并行数据信号rdata[7：0]。

参照图5，解串器120可以被实现为包括例如多个d触发器的电路。解串器120可以将从数据采样器110接收的第一中间采样信号dret[3：0]转换为并行数据信号rdata[7：0]。例如，解串器120可以基于第一中间采样信号dret[3：0]来生成第二中间采样信号dr[3：0]。此外，第二中间采样信号dr[3：0]可以被转换为第三中间采样信号deser_p<0>至deser_p<3>，第二中间采样信号dr[3：0]和第三中间采样信号deser_p<0>至deser_p<3>可被转换为第四中间采样信号deser_n<0>至deser_n<7>。此外，第四中间采样信号deser_n<0>至deser_n<7>可以被转换为并行数据信号rdata[7：0]。此外，图4中的数据采样器110和图5中的解串器120可以是示例，并且可以根据实现目的以各种形式来实现。

参照图3，fifo结构152可以是根据从门控时钟信号生成器130接收的第三门控时钟信号rclk存储并行数据信号rdata[7：0]的数据结构。fifo结构控制电路154可以控制fifo结构152。此外，fifo结构控制电路154可以向fifo结构152发送控制信号(例如，fifo写使能信号fifo_wr_en和fifo读使能信号fifo_rd_en)。存储在fifo结构152中的并行数据信号rdata[7：0]可以作为复原/恢复的数据data_out[7：0]被输出。例如，恢复的数据data_out[7：0]可以是通过将输入数据信号dq解串为串行数据而生成的并行数据。

参照图3，延迟调整电路158可以通过将门信号和时钟信号中的至少一个重复移位1个单位间隔(ui)直到预定的数据模式被存储在并行数据信号rdata[7：0]中，来检测最佳位置。例如，1ui可以与输入数据信号dq的1位时间对应。例如，延迟调整电路158可以将门信号和时钟信号中的至少一个重复移位1ui，直到输入数据信号dq的16位数据模式被输出到并行数据信号rdata[7：0]。

此外，延迟调整电路158可以将用于控制门信号生成器156的延迟信息l1提供给门信号生成器156。基于延迟信息li，门信号生成器156可以基于选择信号sel_ctrl将门信号和时钟信号中的至少一个重复移位0ui、1ui、2ui或3ui，或者可以将门信号和时钟信号中的至少一个重复移位4ui。例如，门信号生成器156可以基于以上两种方法两者，以1ui重复地调整门信号和时钟信号中的至少一个，并且最大可调整范围可以根据实现目的而变化。在一个非限制性示例中，延迟调整电路158可接收并行数据信号rdata[7：0]，并基于并行数据信号rdata[7：0]来生成延迟信息li。

图6示出了根据示例实施例的半导体装置(例如，phy电路10)的门控时钟信号生成器130。参照图6，门控时钟信号生成器130可以包括门控时钟同步器132、信号锁定器134和时钟生成器136。

门控时钟同步器132可基于第一门信号m_gate和第二门信号r_gate来生成多个第一采样信号m_gate_sam0至m_gate_sam3和多个第二采样信号r_gate_sam0至r_gate_sam3。

例如，门控时钟同步器132可以通过基于第二时钟信号clk_in[3：0]对第一门信号m_gate进行采样来生成第一采样信号m_gate_sam0至m_gate_sam3。此外，门控时钟同步器132可以通过基于第二时钟信号clk_in[3：0]对第二门信号r_gate进行采样来生成第二采样信号r_gate_sam0至r_gate_sam3。

信号锁定器134可以通过使用门锁定(gatelock)1342对第一采样信号m_gate_sam0至m_gate_sam3中的任何一个和第二采样信号r_gate_sam0至r_gate_sam3中的任何一个进行时钟对准，来生成第一门最终信号m_gate_final和第二门最终信号r_gate_final。例如，第一采样信号m_gate_sam0和第二采样信号r_gate_sam0可以彼此对准。

例如，信号锁定器134可以将第一采样信号m_gate_sam0至m_gate_sam3中的任何一个与从第二时钟信号clk_in[3：0]导出的第四时钟信号clka至clkd进行时钟对准。此外，信号锁定器134可以将第二采样信号r_gate_sam0至r_gate_sam3中的任何一个与从第二时钟信号clk_in[3：0]导出的第四时钟信号clka至clkd进行时钟对准。

时钟生成器136可以基于第一门最终信号m_gate_final和第二门最终信号r_gate_final，来生成第一门控时钟信号m_clk、第二门控时钟信号m_clk_div2和第三门控时钟信号rclk。

例如，时钟生成器136可以通过基于第四时钟信号clka至clkd对第一门最终信号m_gate_final和第二门最终信号r_gate_final进行时钟对准来生成第一门控时钟信号m_clk、第二门控时钟信号m_clk_div2和第三门控时钟信号rclk。例如，第三门控时钟信号rclk可以仅包括两个触发信号。此外，时钟生成器136可以基于第四时钟信号clka至clkd生成第三时钟信号clk_out[3：0]。

现在将参照图7至图10描述根据示例实施例的操作半导体装置的方法。图7示出了用于解释图6中的门控时钟信号生成器130的门控时钟同步器132的操作的示例。参照图7，门控时钟同步器132可以对第二时钟信号clk_in[3：0]和第一门信号m_gate进行比较，以确定第二时钟信号clk_in[3：0]中哪一个首先对第一门信号m_gate的逻辑高进行采样(即，确定第二时钟信号clk_in[3：0]中哪一个首先用于对第一门信号m_gate的逻辑高进行采样)。例如，第二时钟信号clk_in[i]可以被确定为第二时钟信号clk_in[3：0]中的首先对第一门信号m_gate的逻辑高进行采样的一个，其中“i”是索引0、1、2和3中的一个。

参照图7，例如，当第二时钟信号clk_in[0]首先对第一门控信号m_gate的逻辑高进行采样时，lock[0]可以被设置为1，并且lock[1]、lock[2]和lock[3]可以被设置为0。可选地，当第二时钟信号clk_in[1]首先对第一门信号m_gate的逻辑高进行采样时，lock[1]可以设置为1，并且lock[0]、lock[2]和lock[3]可以被设置为0。此外，当第二时钟信号clk_in[2]首先对第一门控信号m_gate的逻辑高进行采样时，lock[2]可以被设置为1，并且lock[0]、lock[1]和lock[3]可以被设置为0。此外，当第二时钟信号clk_in[3]首先对第一门信号m_gate的逻辑高进行采样时，lock[3]可以被设置为1，并且lock[0]、lock[1]和lock[2]可以被设置为0。在图7中，tclkdig表示物理层时钟信号phyclk的一个上升沿与紧随之后的上升沿之间的时间间隔。

参照图7，例如，当第二时钟信号clk_in[i]首先对第一门信号m_gate的逻辑高进行采样时，第二时钟信号clk_in[i+2]可以被确定为“clkc”信号。例如，当第二时钟信号clk_in[0]首先对第一门信号m_gate的逻辑高进行采样时，第二时钟信号clk_in[2]可以被确定为“clkc”信号。这旨在确保时间裕度，因为即使第二时钟信号clk_in[0]首先对逻辑高进行采样，第一门信号m_gate与第二时钟信号clk_in[0]之间的设置时间或保持时间也可能不足。例如，为了确保时间裕度，第二时钟信号clk_in[2]可以被确定为“clkc”信号。可选地，当第二时钟信号clk_in[1]首先对第一门信号m_gate的逻辑高进行采样时，第二时钟信号clk_in[3]可以被确定为“clkc”信号。

如上所述确定的“clkc”信号可以用于稳定地对第一门信号m_gate进行采样。参照图7，例如，门控时钟同步器132可以通过基于“clkc”信号对第一门信号m_gate进行采样来生成同步信号m_gate_sync。例如，同步信号m_gate_sync可以是与第二时钟信号clk_in[i](例如，clk_in[2])同步的信号。

此外，门控时钟同步器132可以基于同步信号m_gate_sync以及“clka”、，“clkb”、“clkc”和“clkd”信号来生成四个不同的第一采样信号m_gate_sam0至m_gate_sam3。第一采样信号m_gate_sam0至m_gate_sam3中的每个可以具有1ui的时间偏移。

例如，关于第一门信号m_gate，门控时钟同步器132可以对第二时钟信号clk_in[3：0]和第二门信号r_gate进行比较，以确定第二时钟信号clk_in[3：0]中的哪一个首先对第二门信号r_gate的逻辑高进行采样。例如，当第二时钟信号clk_in[i]被确定为第二时钟信号clk_in[3：0]中的首先对第二门信号r_gate的逻辑高进行采样的一个时，第二时钟信号clk_in[i+2]可以被确定为“clkc”信号。

如上所述确定的“clkc”信号可以用于稳定地对第二门信号r_gate进行采样。例如，门控时钟同步器132可以通过基于“clkc”信号对第二门信号r_gate进行采样来生成信号r_gate_sync。信号r_gate_sync可以是与第二时钟信号clk_in[i](例如，clk_in[2])同步的信号。

此外，门控时钟同步器132可以基于信号r_gate_sync以及“clka”、“clkb”、“clkc”和“clkd”信号来生成四个不同的第二采样信号r_gate_sam0至r_gate_sam3。第二采样信号r_gate_sam0至r_gate_sam3中的每个可以具有1ui的时间偏移。

图8和图9示出了用于解释图6中的门控时钟信号生成器130的信号锁定器134的操作的示例。一起参照图8和图9，信号锁定器134可以将第一采样信号m_gate_sam0至m_gate_sam3和第二采样信号r_gate_sam0至r_gate_sam3与“clka”、“clkb”、“clkc”和“clkd”信号进行时钟对准。

例如，信号锁定器134可以将图7中的通过“clka”信号采样的采样信号m_gate_sam0与“clka”信号的上升沿进行对准。此外，信号锁定器134可以包括相位检测电路1343、延迟控制电路1344以及延迟线1345和1346。相位检测电路1343可以检测时钟信号m_align_clk(例如，由多路复用器(mux)1341a选择的“clka”信号)的相位。延迟控制电路1344可以通过控制延迟线1345来对准采样信号m_sel_gate(例如，由多路复用器(mux)1341b选择的m_gate_sam0)。重新对准的信号(例如，第一门最终信号m_gate_final)可以被发送到时钟生成器136。在图9中，32ui表示32个单位间隔。

此外，信号锁定器134可以将例如通过“clka”信号采样的采样信号r_gate_sam0与“clka”信号的上升沿对齐。例如，相位检测电路1343可以检测时钟信号m_align_clk(例如，由多路复用器1341a选择的“clka”信号)的相位。延迟控制电路1344可以通过控制延迟线1346来对采样信号r_sel_gate(例如，由多路复用器(mux)1341c选择的r_gate_sam0)进行对准。重新对准的信号(例如，第二门最终信号r_gate_final)可以被发送到时钟生成器136。

图10示出了用于解释图6中的门控时钟信号生成器130的时钟生成器136的操作的示例。参照图10，由于第一门最终信号m_gate_final与“clka”信号对准，因此其可以完全门控至“clkb”信号。此外，可以基于“clkb”信号生成第三时钟信号clk_out[0]，并且第三时钟信号clk_out[1]、第三时钟信号clk_out[2]和第三时钟信号clk_out[3]可以分别基于“clkc”、“clkd”和“clka”信号被顺序生成。

例如，时钟生成器136可以通过经由逻辑运算电路1362对由多路复用器1361a选择的时钟信号和第一门最终信号m_gate_final执行例如与(and)逻辑运算，来生成第一门控时钟信号m_clk。此外，时钟生成器136可以通过使用分频电路1363对第一门控时钟信号m_clk进行分频来生成第二门控时钟信号m_clk_div2。例如，第二门控时钟信号m_clk_div2可以具有一半的第一门控时钟信号m_clk的时钟频率。

此外，时钟生成器136可以控制基于第二门控时钟信号m_clk_div2传递第二门最终信号r_gate_final的触发器电路(ff)1364和1365，并且可以通过逻辑运算电路1366对第二门控时钟信号m_clk_div2和触发器电路1365的输出执行例如and逻辑运算，从而生成仅包括两个触发信号的第三门控时钟信号rclk。

图11至图13示出了用于解释根据示例实施例的半导体装置的操作的示例。参照图11，十六个输入数据信号dq可以通过第三时钟信号clk_out[3：0]被采样，并被输出为第一中间采样信号dret[3：0]。可以基于如上所述生成的第一门最终信号m_gate_final和第二门最终信号r_gate_final来输出第二中间采样信号dr[3：0]。

此外，参照图12，可以基于如上所述生成的第一门控时钟信号m_clk和第二门控时钟信号m_clk_div2，输出第三中间采样信号deser_p<0>至deser_p<3>和第四中间采样信号deser_n<0>至deser_n<7>。参照图13，可以基于如上所述生成的第三门控时钟信号rclk最终输出并行数据信号rdata[7：0]。

图14示出了用于解释根据示例实施例的半导体装置的操作的示例。图15示出了用于解释与根据示例实施例的半导体装置的操作相比的参考示例的示例。

参照图14，图13中最终输出的并行数据信号rdata[7：0]可以被存储在fifo结构152中。可以将存储在fifo结构152中的并行数据信号rdata[7：0]输出为恢复的数据data_out[7：0]。与图15中的参考示例的操作相比，根据示例实施例的半导体装置、半导体系统和操作半导体装置的方法可以将操作时间减少大约3tck，可以使fifo结构152的尺寸最小化，并且可以不需要附加操作，其中，tck是时钟信号ck_t和ck_c以及第三选通时钟信号rclk的一个周期的时间间隔。在图15中，tvar表示由dram定义的变化时间，rl(physpec)表示从dq数据的输入到rdata<0：7>的生成的读取延迟，rl(dramspce)表示由dram定义的读取延迟，tpost_process表示用于使fifo结构中的rdata[7：0]成为data_out[7：0]的后处理时间。

在总结具体实施方式时，本领域技术人员将理解的是，在不实质上脱离本发明构思的原理的情况下，可对优选实施例进行多种变化和修改。因此，所公开的发明构思的优选实施例仅在一般性和描述性意义上使用，而不是为了限制的目的。

诸如通过各种硬件和/或软件组件、模块和/或电路，可以适当地执行上述方法的各种操作。当以软件实现时，操作可以使用例如用于实现逻辑功能的可执行指令的序列表来实现，并且可以以由指令执行系统、设备或装置(诸如，单核或多核处理器或包含处理器的系统)使用的处理器可读介质或者与指令执行系统、设备或装置(诸如，单核或多核处理器或包含处理器的系统)有关的处理器可读介质来体现。

在一些实施例中，结合在此公开的实施例描述的方法或算法和功能的框或步骤可以以硬件、以由处理器执行的软件模块或以软件和硬件的组合来直接实现。如果以软件实现，则功能可以作为一个或更多个指令或代码存储在有形的非暂时性计算机可读介质上或作为一个或更多个指令或代码在有形的非暂时性计算机可读介质上传输。软件模块可驻留在例如随机存取存储器(ram)、闪存、只读存储器(rom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、寄存器、硬盘、可移动磁盘、cdrom或任何其他合适形式的存储介质中。

在此已经公开了示例实施例，并且尽管采用了特定术语，但是仅在一般和描述性意义上使用和解释它们，而不是为了限制的目的。在一些情况下，自提交本申请之日起，对于本领域的普通技术人员而言将清楚的是，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或可以与结合其它实施例描述的特征、特性和/或元件特征组合使用。因此，本领域技术人员将理解，在不脱离如权利要求书中阐述的本发明构思的精神和范围的情况下，可以做出形式和细节上的各种改变。