信息处理系统和记录介质的制作方法

本发明涉及信息处理系统和记录介质。

背景技术：

近年来，以个人计算机(pc：personalcomputer)为基础实现了ai(artificialintelligence：人工智能)推理处理、图像处理等负荷较高的运算。在pc中，例如搭载有gpu(graphicsprocessingunit：图形处理单元)、fpga(fieldprogrammablegatearray：现场可编程门阵列)这样的运算处理器而实现了较高的运算性能。

作为用于与这些运算处理器连接的接口，使用了能够传输大容量的数据的pciexpress(peripheralcomponentinterconnectexpress：外围装置互连高速，注册商标)。

在具有pciexpress的接口的系统中，通常，成为pc侧的主机的运算处理器作为pciexpress的根复合体(rc：rootcomplex)进行工作。

此外，与pc进行通信的i/o设备侧的运算处理器作为pciexpress的终端点(ep：endpoint)进行工作。而且，根复合体与终端点连接，在主机与设备之间进行ai推理处理、图像处理等数据传输。

作为相关技术，例如，提出了如下技术：具有多个能够与主机和卡之间的pciexpress总线连接的连接部，将各个卡的连接部连接起来，从而在卡之间进行数据传输。

专利文献1：日本特开2017-134475号公报

在通过pciexpress而将多个设备与主机连接的系统中，以往，在主机-设备之间传送命令、数据，但在设备-设备之间不进行命令、数据的传送。

因此，在进行从一个设备侧的运算处理器向另一个设备侧的运算处理器交付数据等设备之间的数据传输的情况下，存在如下问题：夹设主机侧的处理器，主机侧的处理负荷升高。

在一个方面中，本发明的目的在于提供一种实现了主机侧的处理负荷的减少的信息处理系统和程序。

技术实现要素：

为了解决上述课题，提供一种信息处理系统。信息处理系统具有：中继装置，其具有扩展总线，对经由扩展总线的通信进行中继；运算处理装置组，其包含分别与扩展总线连接的多个运算处理装置，通过在多个运算处理装置之间进行经由中继装置的通信，进行针对输入到多个运算处理装置中的任意一个运算处理装置的数据的运算的分散处理；以及信息处理装置，其与扩展总线连接，经由中继装置从运算处理装置组取得分散处理的执行结果。

此外，为了解决上述课题，提供一种使计算机执行与上述信息处理系统相同的控制的程序。

根据一个方面，能够进行减少了主机侧的处理负荷的数据传输。

附图说明

图1是用于说明信息处理系统的一例的图。

图2是示出搭载pcie的平台的结构的一例的图。

图3是示出信息处理系统的结构的一例的图。

图4是示出信息处理系统的边缘计算的应用例的图。

图5是示出信息处理系统的硬件结构的一例的图。

图6是示出pcie桥接控制器的硬件结构的一例的图。

图7是示出协处理器之间的数据传输的一例的图。

图8是示出协处理器之间的数据传输的一例的图。

图9是示出分散处理的一例的图。

图10是示出分散处理的一例的图。

图11是示出分散处理的一例的图。

图12是示出分散处理的一例的图。

图13是示出定义文件的一例的图。

图14是示出基于主处理器的设定动作的一例的流程图。

图15是示出协处理器之间的分散处理的动作的一例的流程图。

标号说明

1-1：信息处理系统；

1：信息处理装置；

2：运算处理装置组；

2-1……2-n：运算处理装置；

3：中继装置

具体实施方式

以下，参照附图对本实施方式进行说明。

[第1实施方式]

图1是用于说明信息处理系统的一例的图。信息处理系统1-1包含信息处理装置1、运算处理装置组2和中继装置3。信息处理装置1在系统内相当于主机。运算处理装置组2包含多个运算处理装置2-1……2-n，相当于i/o设备。此外，中继装置3具有能够与信息处理装置1和运算处理装置组2连接的扩展总线。扩展总线可以是外围设备用扩展总线。

中继装置3对经由扩展总线的通信进行中继。运算处理装置组2包含分别与扩展总线连接的运算处理装置2-1……2-n，通过在运算处理装置2-1……2-n之间进行经由中继装置3的通信，进行针对输入到运算处理装置2-1……2-n中的任意一个运算处理装置的数据的运算的分散处理。信息处理装置1与扩展总线连接，经由中继装置3从运算处理装置组2取得分散处理的执行结果。

根据图1所示的连续对动作的一例进行说明。

〔步骤s1〕信息处理装置1向中继装置3发送数据。

〔步骤s2〕中继装置3向运算处理装置2-1中继发送数据。

〔步骤s3〕运算处理装置2-1根据数据来执行分散处理，向中继装置3发送作为分散处理结果的第1结果数据。

〔步骤s4〕中继装置3向运算处理装置2-2中继发送第1结果数据。

〔步骤s5〕运算处理装置2-2根据第1结果数据来执行分散处理，向中继装置3发送作为分散处理结果的第2结果数据。以下同样地，通过运算处理装置2-(n-1)至运算处理装置2-3进行分散处理。

〔步骤s6〕中继装置3向运算处理装置2-n中继发送从运算处理装置2-(n-1)发送的第(n-1)结果数据。

〔步骤s7〕运算处理装置2-n根据第(n-1)结果数据来执行分散处理，向中继装置3发送作为分散处理结果的第n结果数据。

〔步骤s8〕中继装置3向信息处理装置1中继发送第n结果数据。

〔步骤s9〕信息处理装置1保存并管理第n结果数据(还包含数据分析的处理)。

这样，在信息处理系统1-1中，从信息处理装置1经由中继装置3发送来的数据在运算处理装置2-1……2-n之间执行分散处理，并经由中继装置3向信息处理装置1发送执行结果。

根据这样的结构，在进行从一个运算处理装置向另一个运算处理装置交付数据等运算处理装置之间的数据传输的情况下，无需夹设作为主机的信息处理装置。因此，能够在运算处理装置之间传递命令、数据，能够减少主机侧的处理负荷。

[第2实施方式]

接着，说明第2实施方式。第2实施方式的信息处理系统使用pciexpress(以下，记为pcie)接口进行数据传输。首先，对现有的平台的结构和课题进行说明。

图2是示出搭载pcie的平台的结构的一例的图。搭载pcie的平台4成为根复合体(以下，记为rc)，设备5-1……5-8成为终端点(以下，记为ep)，平台4与设备5-1……5-8连接。

即，平台4具有与ep连接的rc侧的端口p2-1……p2-8，设备5-1……5-8通过pcie接口与端口p2-1……p2-8一对一地连接。

在平台4上例如搭载有英特尔公司制造的x86兼容处理器，通用os(operatingsystem：操作系统)工作。此外，在设备5-1……5-8中使用的控制器部分别由不同的制造商(a社～h社)提供。

在对设备5-1……5-8进行驱动的情况下，通过在平台4的os上组装与设备5-1……5-8的各制造商对应的驱动器，能够利用设备5-1……5-8。

因此，无法独立地驱动设备5-1……5-8，当平台4产生动作不良时，全部设备5-1……5-8的功能停止。

此外，由于搭载在平台4上的驱动器与平台4的硬件、os一起开发，所以在变更平台4的os等的情况下，适当地进行驱动器的开发。

并且，在这样的结构中，例如，在进行从一个设备向另一个设备交付数据等设备之间的数据传输的情况下，夹设主机侧的平台4，主机侧的处理负荷升高。

本发明是鉴于这样的问题而完成的，能够进行设备的独立驱动，无需每个设备的驱动器开发，并且能够进行实现了主机侧的处理负荷的减少的数据传输。

<系统结构>

接着，以下对第2实施方式的结构和动作详细地进行说明。图3是示出信息处理系统的结构的一例的图。信息处理系统1-2具有主机10、设备20-1、……、20-6和pcie桥接控制器30。

主机10具有图1的信息处理装置1的功能，设备20-1、……、20-6具有图1的运算处理装置2-1……2-n的功能。此外，pcie桥接控制器30具有图1的中继装置3的功能。

在图3中，主机10相当于平台，并且作为rc进行工作。设备20-1、……、20-6作为rc进行工作。pcie桥接控制器30作为ep(对应于末端部)进行工作。另外，设备20-1、……、20-6分别具有a社到f社的各制造商的协处理器(co-processor)2a……2f。

主机10包含rc端口p11、p12，设备20-1、……、20-6具有rc端口p21……p26。pcie桥接控制器30具有ep端口p31……p38。另外，主机10也可以是p11、p12中的任意一个。此外，rc端口p11和rc端口p12能够独立地利用，例如也可以将rc端口p12作为设备分配。

当记述各构成要素的连接关系时，rc端口p11与ep端口p31连接，rc端口p12与ep端口p32连接，主机10与pcie桥接控制器30连接。

此外，rc端口p21与ep端口p33连接，设备20-1与pcie桥接控制器30连接。rc端口p22与ep端口p34连接，设备20-2与pcie桥接控制器30连接。rc端口p23与ep端口p35连接，设备20-3与pcie桥接控制器30连接。

并且，rc端口p24与ep端口p36连接，设备20-4与pcie桥接控制器30连接。rc端口p25与ep端口p37连接，设备20-5与pcie桥接控制器30连接。rc端口p26与ep端口p38连接，设备20-6与pcie桥接控制器30连接。

在信息处理系统1-2中，在协处理器2a……2f上，任意的os进行工作，不存在对平台的互连线等的限制。此外，能够在pcie桥接控制器30的ep端口p31……p38上连接任意的rc设备。

并且，即使在不同的os在独立的协处理器2a……2f上进行工作的状态下，通过应用各os用的pcie桥接控制器驱动器，也能够进行协处理器之间的数据传输。

此外，在信息处理系统1-2中，不按照要连接的每个rc设备产生驱动器的重新制作，通过将pcie桥接控制器30作为ep与各协处理器连接，能够对由一个协处理器处理后的数据通过另一个协处理器进行处理。

<边缘计算中的应用>

图4是示出信息处理系统的边缘计算的应用例的图。能够将图3中所述的主机10看作网络接口而将信息处理系统1-2应用于边缘计算。

边缘计算系统sy1包含信息处理系统1-2、专用网络n1(因特网等)和云网络n2。信息处理系统1-2内的主机10与专用网络n1连接，专用网络n1与云网络n2连接。

主机10汇集由具有rc功能的设备20-1、……、20-6处理后的数据，经由专用网络n1向云网络n2发送。

根据这样的结构，能够节约云侧的资源而进行边缘侧的处理。由此，由于经由云网络n2的响应时间消失，所以能够确保实时性。

此外，由于在主机10(边缘)上对数据进行处理并向云网络n2发送结果，所以能够确保数据的隐秘性。并且，通过在主机10上对数据进行处理并向云网络n2仅发送必要的数据，能够削减通信量。

(硬件)

图5是示出信息处理系统的硬件结构的一例的图。主板100是安装有负责主机10的主功能的部件的基板。主机10包含主处理器11、显示器12、输入输出接口13、网络接口14、存储器15和tpm(trustedplatformmodule：可信平台模块)16。

存储器15包含dimm(dualinlinememorymodule：双列直插存储模块)15a、ssd(solidstatedrive：固态驱动器)15b和hdd(harddiskdrive：硬盘驱动器)15c。

主处理器11是负责主机10的主功能的处理器，也可以是多处理器。主处理器11例如是cpu(centralprocessingunit：中央处理装置)、mpu(microprocessingunit：微处理单元)、dsp(digitalsignalprocessor：数字信号处理器)、asic(applicationspecificintegratedcircuit：专用集成电路)或pld(programmablelogicdevice：可编程逻辑器件)。此外，主处理器11也可以是cpu、mpu、dsp、asic、pld中的2个以上的要素的组合。

显示器12作为显示各种信息的显示部进行工作，例如是监视器(例如，led(lightemittingdiode：发光二极管)或lcd(liquidcrystaldisplay：液晶显示器)等)。

输入输出接口13作为用于与外围设备连接的通信接口进行工作。输入输出接口13例如能够与usb(universalserialbus：通用串行总线)设备连接，调节usb设备与主处理器11之间的通信。

此外，例如，输入输出接口13能够与利用激光等进行光盘所记录的数据的读取的光学驱动装置连接。在光盘中具有blu-raydisc(注册商标)、cd-rom(compactdiscreadonlymemory：光盘只读存储器)、cd-r(recordable：可记录)/rw(可重写)等。

并且，输入输出接口13能够与存储器装置、存储器读写器连接。存储器装置是搭载了与输入输出接口13的通信功能的记录介质。存储器读写器是进行对存储卡的数据的写入或从存储卡的数据的读取的装置。存储卡是卡型的记录介质。

网络接口14能够与网络线路连接，经由网络线路调节外部设备与主处理器11之间的通信。作为网络，例如是以太网(ethernet：注册商标)。作为网络接口14，例如也可以使用nic(networkinterfacecard：网络接口卡)、无线lan(localareanetwork：局域网)卡等。

在存储器15中存储有os的程序、应用程序和各种数据。dimm15a是能够临时存储各种信息的ram(randomaccessmemory：随机存取存储器)等易失性记录介质。ssd15b和hdd15c是在切断电源后也能够存储各种信息的非易失性记录介质。另外，tpm16是实现系统的安全功能的模块。

pcie桥接控制器30与多个设备20-1、……、20-6桥接连接，调节主机10与设备20-1、……、20-6之间的通信以及设备20-1、……、20-6之间的通信。

设备20-1、……、20-6彼此并联而与pcie桥接控制器30连接。设备20-1、……、20-6具有转换板cv1、……、cv6和协处理器2a……2f。

转换板cv1、……、cv6也称为加速器板，是搭载有以追加的方式利用的硬件以提高信息处理系统1-2的处理能力的基板。

协处理器2a……2f是适合于ai推理处理、图像处理等并行运算处理的处理器，可以采用gpu、专用芯片等加速器等。此外，协处理器2a……2f也可以是cpu和gpu的组合。另外，虽然未图示，但在设备20-1、……、20-6内分别安装有存储器。

图6是示出pcie桥接控制器的硬件结构的一例的图。pcie桥接控制器30例如是在一个芯片内具有8个信道的ep的中继装置。pcie桥接控制器30包含cpu31、存储器32、内部总线33和多个槽sl31、……、sl38(相当于ep端口)。

槽sl31、……、sl38分别与构成为满足pcie标准的设备或主机连接。另外，一个处理器可以与一个槽连接，或者一个主机或设备可以与一个槽连接，能够进行各种变形并连接。

槽sl31、……、sl38经由内部总线33而相互连接，并且在内部总线33上连接有cpu31和存储器32。由此，经由内部总线33而与槽sl31、……、sl38连接的主机或设备能够与cpu31和存储器32相互进行通信。

存储器32例如是包含rom和ram的记忆存储器。在存储器32的rom中写入有与数据通信控制相关的软件程序、该程序用的数据类。存储器32上的软件程序被cpu31适当地读入并执行。此外，存储器32的ram被用作一次记忆存储器(1次記憶メモリ)或工作存储器。

cpu31控制pcie桥接控制器30整体。处理器21可以是多处理器。另外，也可以替代cpu31，使用mpu、dsp、asic、pld、fpga中的任意一个。cpu31通过执行存储器32所存储的软件程序，实现pcie桥接控制器30中的数据传输。

pcie桥接控制器30使用pcie以加速设备之间的数据传输，使主机或设备所具备的处理器分别作为rc工作，在ep之间实现数据传输。

作为将pcie桥接控制器30作为ep与处理器连接的方法，可以使用已知的各种方法来实现。例如，pcie桥接控制器30在与主机或设备连接时，向主机或设备内的处理器通知表示作为ep进行工作的信号，由此作为ep与处理器连接。pcie桥接控制器30例如通过eptoep(endpointtoendpoint：终端点到终端点)对数据进行穿隧，并将数据传输到多个rc。

<协处理器之间的数据传输的例子>

图7是示出协处理器之间的数据传输的一例的图。另外，在图中，主机10具有wan(wideareanetwork：广域网)接口14a和lan接口14b作为网络接口14。

〔步骤s11〕主机10内的主处理器11将图像数据经由pcie桥接控制器30发送到设备20-1内的协处理器2a。

〔步骤s12〕协处理器2a对接收到的图像数据进行规定的分散处理。

〔步骤s13〕协处理器2a将分散处理结果经由pcie桥接控制器30发送到设备20-2内的协处理器2b。

〔步骤s14〕协处理器2b接过接收到的分散处理结果而进行规定的分散处理。

〔步骤s15〕协处理器2b将分散处理结果经由pcie桥接控制器30而发送到主处理器11。

〔步骤s16〕主处理器11将处理结果存储到存储器15中而进行管理。

〔步骤s17〕主处理器11经由lan接口14b而进行基于处理结果的事件通知。例如，在从图像处理结果中检测出可疑人物的情况下，进行警报通知。

这样，不经由主处理器11而经由pcie桥接控制器30在协处理器之间进行数据传输而执行分散处理，将执行结果发送到主处理器11，由此，能够减少主处理器11的处理负荷。

图8是示出协处理器之间的数据传输的一例的图。

〔步骤s20〕主机10内的主处理器11将图像数据经由pcie桥接控制器30发送到设备20-1内的协处理器2a。

〔步骤s21〕协处理器2a对接收到的图像数据进行规定的分散处理。

〔步骤s22〕协处理器2a将分散处理结果经由pcie桥接控制器30发送到设备20-2内的协处理器2b。

〔步骤s23〕协处理器2b接过接收到的分散处理结果而进行规定的分散处理。

〔步骤s24〕协处理器2b将中途的分散处理的处理结果经由pcie桥接控制器30发送到主处理器11。

〔步骤s25〕协处理器2b将分散处理结果经由pcie桥接控制器30而发送到设备20-3内的协处理器2c。

〔步骤s26〕协处理器2c接过接收到的分散处理结果而进行规定的分散处理。

〔步骤s27〕协处理器2c将分散处理结果经由pcie桥接控制器30而发送到主处理器11。

〔步骤s28〕主处理器11将处理结果存储到存储器15中而进行管理。

〔步骤s29〕主处理器11经由lan接口14b而进行基于处理结果的事件通知。

这样，在图8的例子中，分散处理的中途的处理结果从协处理器2b发送到主处理器11。由此，主处理器11能够更早地识别分散处理的中途的处理结果，因此，能够不等待分散处理的最终结果而提前执行事件检测和伴随事件检测的通知等。

<各种分散处理的模式>

图9是示出分散处理一例的图。

〔步骤s31a〕主处理器11将数据d1发送到协处理器2a。

〔步骤s32a〕协处理器2a在接收到数据d1时，进行规定的分散处理，将处理结果dr11发送到协处理器2b。

〔步骤s33a〕协处理器2b在接收到处理结果dr11时，进行规定的分散处理，将处理结果dr12发送到协处理器2c。

〔步骤s34a〕协处理器2c在接收到处理结果dr12时，进行规定的分散处理，将处理结果dr13发送到主处理器11。

〔步骤s35a〕主处理器11对处理结果dr13进行保存管理。

〔步骤s31b〕主处理器11将数据d2发送到协处理器2d。

〔步骤s32b〕协处理器2d在接收到数据d2时，进行规定的分散处理，将处理结果dr21发送到协处理器2e。

〔步骤s33b〕协处理器2e在接收到处理结果dr21时，进行规定的分散处理，将处理结果dr22发送到协处理器2f。

〔步骤s34b〕协处理器2f在接收到处理结果dr22时，进行规定的分散处理，将处理结果dr23发送到主处理器11。

〔步骤s35b〕主处理器11对处理结果dr23进行保存管理。

图10是示出分散处理的一例的图。示出了经由pcie接口的连续的分散处理的结构(相当于图9的一部分结构的具体例)。

pcie桥接控制器30具有ep#1、……、ep#4(ep#a表示端口a的ep)。主处理器11与ep#1、ep#2连接，协处理器2a与ep#3连接，协处理器2b与ep#4连接。

〔步骤s41〕主处理器11将数据发送到ep#1。

〔步骤s42〕pcie桥接控制器30将数据从ep#1穿隧到ep#3，并从ep#3向协处理器2a发送数据。

〔步骤s43〕协处理器2a执行数据的分散处理而生成第1结果数据，将第1结果数据发送到ep#3。

〔步骤s44〕pcie桥接控制器30将第1结果数据从ep#3穿隧到ep#4，并从ep#4向协处理器2b发送第1结果数据。

〔步骤s45〕协处理器2b执行第1结果数据的分散处理而生成第2结果数据，将第2结果数据发送到ep#4。

〔步骤s46〕pcie桥接控制器30将第2结果数据从ep#4穿隧到ep#2，并从ep#2向主处理器11发送第2结果数据。通过步骤s41到步骤s46的处理流程，执行连续的分散处理。

另外，协处理器2a能够向主处理器11发送分散处理的中途的处理结果。在该情况下，协处理器2a向ep#3发送处理结果。然后，pcie桥接控制器30将处理结果从ep#3穿隧到ep#2，并从ep#2向主处理器11发送处理结果。

图11是示出分散处理一例的图。

〔步骤s51a〕主处理器11将数据d1发送到协处理器2a、2b、2c。

〔步骤s52a〕协处理器2a在接收到数据d1时，进行规定的分散处理，将处理结果dr11发送到主处理器11。

〔步骤s53a〕协处理器2b在接收到数据d1时，进行规定的分散处理，将处理结果dr12发送到主处理器11。

〔步骤s54a〕协处理器2c在接收到数据d1时，进行规定的分散处理，将处理结果dr13发送到主处理器11。

〔步骤s55a〕主处理器11汇集接收到的处理结果而进行保存管理。

〔步骤s51b〕主处理器11将数据d2发送到协处理器2d、2e、2f。

〔步骤s52b〕协处理器2d在接收到数据d2时，进行规定的分散处理，向主处理器11发送处理结果dr21。

〔步骤s53b〕协处理器2e在接收到数据d2时，进行规定的分散处理，向主处理器11发送处理结果dr22。

〔步骤s54b〕协处理器2f在接收到数据d2时，进行规定的分散处理，向主处理器11发送处理结果dr23。

〔步骤s55b〕主处理器11汇集接收到的处理结果而进行保存管理。

图12是示出分散处理一例的图。示出了经由pcie接口的同一数据的并行分散处理的结构(相当于图11的一部分结构的具体例)。

pcie桥接控制器30具有ep#1、……、ep#4。主处理器11与ep#1、ep#2连接，协处理器2a与ep#3连接，协处理器2b与ep#4连接。

〔步骤s61〕主处理器11将数据发送到ep#1。

〔步骤s62〕pcie桥接控制器30将数据从ep#1穿隧到ep#3和ep#4，从ep#3向协处理器2a发送数据，从ep#4向协处理器2b发送数据。

〔步骤s63〕协处理器2a执行数据的分散处理而生成第1结果数据，将第1结果数据发送到ep#3。

〔步骤s64〕协处理器2b执行数据的分散处理而生成第2结果数据，将第2结果数据发送到ep#4。

〔步骤s65〕pcie桥接控制器30将来自ep#3的第1结果数据穿隧到ep#2，并将来自ep#4的第2结果数据穿隧到ep#2。

然后，从ep#2向主处理器11发送第1结果数据和第2结果数据。通过步骤s61到步骤s65的处理流程，执行同一数据的并行分散处理。

如上所述，根据信息处理系统1-2的结构，能够进行设备的独立驱动，无需每个设备的驱动器开发。此外，在信息处理系统1-2中，不经由主处理器11而经由pcie桥接控制器30在协处理器之间进行数据传输而执行分散处理，将执行结果发送到主处理器11。由此，能够减少主处理器11的处理负荷，并且能够伴随处理负荷的减少而抑制主处理器11的处理延迟。

<定义文件>

图13是示出定义文件的一例的图。主机10将定义文件f1存储到存储器15中。定义文件f1具有处理器名称、处理名称、mac(mediaaccesscontrol：介质访问控制)地址、输出目的地和处理处理器发送的项目。

处理器名称表示协处理器的识别符，处理名称表示协处理器负责的分散处理的内容，mac地址表示协处理器的地址。此外，输出目的地表示协处理器的分散处理结果的输出目的地地址，处理结果发送表示是否将分散处理中途的处理结果发送到主处理器11。示出了在“是”的情况下，向主处理器11发送该协处理器的中途的处理结果，在“否”的情况下，不向主处理器11发送该协处理器的中途的处理结果。

例如，在栏l1中，示出了协处理器2a的mac地址为aa：bb：cc：00：00：02，进行处理j(人物检测)作为分散处理。并且，示出了向mac地址为aa：bb：cc：00：00：05的协处理器2d发送该分散处理的结果，并且将中途的处理结果发送到主处理器11。

此外，在栏l2中，示出了协处理器2d的mac地址为aa：bb：cc：00：00：05，进行处理t(跟踪处理)作为分散处理。并且，示出了向mac地址为aa：bb：cc：00：00：07的协处理器2f发送该分散处理的结果，并且不将中途的处理结果发送到主处理器11。

此外，在栏l3中，示出了协处理器2f的mac地址为aa：bb：cc：00：00：07，进行处理l(分类)作为分散处理。并且，示出了向mac地址为aa：bb：cc：00：00：00的主处理器11发送该分散处理的结果，并且不将中途的处理结果发送到主处理器11。

<流程图>

图14是示出基于主处理器的设定动作的一例的流程图。

〔步骤s71〕主处理器11决定协处理器2a……2f的处理流程。

〔步骤s72〕主处理器11根据所决定的处理流程，生成定义文件f1。

〔步骤s73〕主处理器11将定义文件f1和应实施的分散处理的内容分别发送到协处理器2a……2f。

图15是示出协处理器之间的分散处理的动作的一例的流程图。示出了根据图13所示的定义文件f1来进行图像处理作为分散处理的情况下的例子。

〔步骤s81〕主处理器11向协处理器2a发送数据。

〔步骤s82〕协处理器2a执行人物检测处理。

〔步骤s83〕协处理器2a取得输出目地的的mac地址。

〔步骤s84〕协处理器2a将图像信息和检测信息作为人物检测处理的执行结果经由pcie桥接控制器30发送到协处理器2d。

〔步骤s85〕协处理器2d执行跟踪处理。

〔步骤s86〕协处理器2d取得输出目地的的mac地址。

〔步骤s87〕协处理器2d将图像信息和检测信息作为跟踪处理的执行结果经由pcie桥接控制器30发送到协处理器2f。

〔步骤s88〕协处理器2f执行分类处理。

〔步骤s89〕协处理器2f取得输出目地的的mac地址。

〔步骤s90〕协处理器2f将分类处理的结果信息经由pcie桥接控制器30发送到主处理器11。

〔步骤s91〕主处理器11保存分类处理的结果信息。

〔步骤s92〕主处理器11根据分类处理的结果信息判定是否进行警报通知。在判定为需要警报通知的情况下，使处理进入步骤s93，在判定为无需警报通知的情况下，结束。

〔步骤s93〕主处理器11实施警报通知。

上述所说明的本发明的信息处理系统1-1、1-2的处理功能可以通过计算机来实现。在该情况下，提供描述信息处理装置1、运算处理装置组2和中继装置3、或主机10、设备20-1、……、20-6和pcie桥接控制器30应具有的功能的处理内容的程序。通过在计算机上执行该程序，在计算机上实现上述处理功能。

记述有处理内容的程序可以预先记录在计算机可读取的记录介质中。作为计算机可读取的记录介质，存在磁存储装置、光盘、光磁记录介质、半导体存储器等。在磁存储装置中存在硬盘装置(hdd)、软盘(fd)、磁带等。在光盘中存在cd-rom/rw等。在磁光记录介质中存在mo(magnetoopticaldisk：磁光光盘)等。

在使程序流通的情况下，例如，可销售记录有该程序的cd-rom等可移动型记录介质。此外，还能够将程序预先存储到服务器计算机的存储装置中，经由网络将该程序从服务器计算机传输到其他计算机。

执行程序的计算机例如将可移动型记录介质所记录的程序或从服务器计算机传输的程序存储到自己的存储装置中。然后，计算机从自己的存储装置中读取程序，执行依照程序的处理。另外，计算机还能够从可移动型记录介质中直接读取程序，执行依照该程序的处理。

此外，计算机每当从经由网络而连接的服务器计算机传输程序时，还能够依次执行依照接收到的程序的处理。此外，还能够通过dsp、asic、pld等电子电路来实现上述的处理功能的至少一部分。

在上述实施方式中，列举pcie作为各部的总线(例如，扩展总线)或i/o接口的示例进行了说明，但是，i/o接口不限定于pcie。例如，各部的总线或i/o接口是能够通过数据传输总线在设备(外围控制器)与处理器之间进行数据传输的技术即可。数据传输总线也可以是能够通过设置于一个壳体等的本地环境(例如，一个系统或一个装置)高速地传输数据的通用总线。i/o接口也可以是并行接口和串行接口中的任意一个接口。

在串行传输的情况下，i/o接口是能够执行点对点连接并具有能够以分组为基础传输数据的结构即可。另外，在串行传输的情况下，i/o接口也可以具有多个通道(lane)。i/o接口的层结构还可以具有进行分组的生成和解码的处理(transaction)层、进行错误检测等的数据链路层和对串行和并行进行转换的物理层。此外，i/o接口包括层级的最高层且具有一个或多个端口的根复合体，作为i/o设备的终端点、用于增加端口的交换机和用于转换协议的桥接器等即可。i/o接口也可以通过多路复用器对要发送的数据和时钟信号进行复用并发送。在这样的情况下，接收侧也可以通过解复用器来分离数据和时钟信号。

以上，例示了实施方式，但实施方式所示的各部的结构可以置换为具有相同的功能的其他结构。此外，也可以附加其它任意的构造物、工序。并且，本发明也可以是将上述的实施方式中的任意2个以上的结构(特征)进行组合而成的。