用于快速傅立叶变换处理的方法和装置与流程

各种实施例的方面针对涉及使用以带符号的数值形式的数据对雷达波信号进行快速傅立叶变换(fft)处理的装置和方法。

背景技术：

可以为各种目的计算fft，例如用于导出调频连续波(fmcw)雷达系统中的距离多普勒图像。fft执行所谓的fft蝶形运算。在蝶形运算内，输入数据乘以常系数。可以计算大量的乘法，因为每个fft计算许多蝶形运算，并且对于每个距离多普勒图像计算许多fft。在fmcw雷达中，以高帧频计算距离多普勒图像。尽管每个乘法会消耗几焦耳能量，但是在一段时间内执行了许多乘法运算，这可能导致功耗。功耗限制了雷达在时间间隔期间的最大接通时间。

对于各种应用，这些和其它问题已经对fft处理实现方式的效率提出了挑战。

技术实现要素：

各种示例实施例针对例如上文所提出的那些问题和/或其它问题，这些问题可以从涉及使用以带符号的数值(sm)形式选择性地表示的数据对雷达波信号进行快速傅立叶变换(fft)处理的以下公开内容中变得明显。

在某些示例实施例中，本公开的各方面涉及通过使用乘法逻辑电路对以sm形式表示的数字流中的第一数据执行乘法运算，并且使用其它逻辑电路对以二进制补码形式表示的数字流中的第二数据执行其它数学运算，来对表示雷达波信号的输入数据的数字流进行运算，从而对雷达波信号进行fft处理。

在更具体的示例实施例中，一种装置包括接收雷达信号的前端电路和fft信号处理器。在具体方面，前端电路包括收发器电路和信号处理器。收发器电路布置有天线以输出信号并接收指示来自输出信号的反射的雷达波信号。包括模数转换器(adc)的信号处理器将输出信号与雷达波信号混合，并从混合物中生成输入数据的数字流。fft信号处理器包括乘法逻辑电路和其它逻辑电路，并且被配置成通过对表示雷达波信号的输入数据的数字流进行运算来从雷达波信号中导出多普勒信息。fft信号处理器在第一数据以sm形式表示的同时使用乘法逻辑电路对数字流中的第一数据执行乘法运算，并且在第二数据以二进制补码形式表示的同时使用其它逻辑电路对数字流中的第二数据执行其它数学运算，从而导出多普勒信息。在更具体方面，fft信号处理器在二进制补码形式和sm形式之间转换第一数据。相对于在第一数据以二进制补码形式表示的同时对第一数据执行乘法运算的其它逻辑电路，乘法逻辑电路和其它逻辑电路将功耗优化至少百分之十。

乘法逻辑电路可以包括乘法器电路，以在第一数据以sm形式表示的同时对第一数据执行乘法运算。在各种实施例中，乘法器电路包括乘法阵列电路和/或乘法器阵列，该乘法阵列电路和/或乘法器阵列在第一数据以sm形式表示的同时对第一数据执行乘法运算，并且将来自乘法运算的输出相加在一起。在其它实施例中，乘法器电路包括两个乘法器电路和一个加法器电路，该加法器电路在第一数据以sm形式表示的同时对第一数据执行乘法运算，并且将来自乘法运算的输出相加在一起。

在多个相关和更具体方面中，乘法逻辑电路包括二进制补码转换器电路，以选择性地将来自数字流中的第一数据从二进制补码形式转换为sm形式。例如，乘法逻辑电路包括用于将来自乘法运算的输出数据从sm形式转换为二进制补码形式的sm转换器电路。在其它实施例中和/或另外，乘法逻辑电路包括二进制补码转换器电路，以用于将第一数据从二进制补码形式转换成sm形式。

在其它相关方面中，其它逻辑电路在第二数据以二进制补码形式表示的同时对第二数据执行加法运算。在这样的方面中，其它逻辑电路包括加法逻辑电路。在更具体且相关方面中，其它逻辑电路可替换地和/或附加地包括另一个乘法逻辑电路以在第一数据以二进制补码形式表示的同时对第一数据执行乘法运算，例如当输入数据具有高于如本文中另外描述的阈值的幅度时。

因此，fft信号处理器可以包括至少两种类型的计算路径。乘法逻辑电路沿着至少两种类型的计算路径中的一种布置或以其它方式与至少两种类型的计算路径中的一种相关联，并且其它逻辑电路沿着至少两种类型的计算路径中的另一种布置或以其它方式与至少两种类型的计算路径中的另一种相关联。在各种具体方面中，fft信号处理器的功耗取决于输入数据的数字流的幅度，其中与幅度高于阈值时相比，当输入数据的幅度低于阈值时fft信号处理器消耗较低功率。

虽然某些示例的优点在于不需要逻辑电路来选择沿着不同的计算路径提供第一数据和第二数据，但是在一些具体和相关的示例中，fft信号处理器可以确定输入数据的幅度，并且响应于该幅度高于或低于阈值，可以沿着不同的计算路径选择性地提供第一数据和第二数据。在这样的可替换的示例中，fft信号处理器确定输入数据的数字流的幅度是否高于阈值，并且作为响应，沿着与其它逻辑电路相关联的至少两种类型的计算路径中的第二种选择性地提供第二数据，并且沿着与其它逻辑电路相关联的至少两种类型的计算路径中的第三种提供第一数据，其中乘法逻辑电路沿着至少两种类型的计算路径中的第一种配置。在这样的方面中，其它逻辑电路包括加法逻辑电路和另一个乘法逻辑电路。同样，并非所有实施例都如此受限，并且各方面针对可能不包括沿着不同的计算路径分配输入值的选择逻辑的fft信号处理器。

在另一个具体示例实施例中，一种装置包括接收雷达波的前端电路和包括乘法逻辑电路和加法逻辑电路的fft信号处理器。fft信号处理器通过对表示雷达波的输入数据中的数字输入流进行运算来从雷达波信号中导出多普勒信息，包括在第一数据以sm形式表示的同时使用乘法逻辑电路对数字流中的第一数据执行乘法运算，并且在第二数据以二进制补码形式表示的同时使用加法逻辑电路对数字流中的第二数据执行加法运算。

乘法逻辑电路可以另外包括用于将来自乘法运算的输出数据从sm形式转换为二进制补码形式的sm转换器电路和/或用于将第一数据从二进制补码形式转换为sm形式的二进制补码转换器电路。

fft信号处理器可以另外包括另一个乘法逻辑电路，以响应于具有高于阈值的幅度的输入数据的数字流，在第一数据以二进制补码形式表示的同时对第一数据执行乘法运算。fft信号处理器可以确定数字流的幅度，并且作为响应，基于该幅度选择性地将第一数据提供给乘法逻辑电路和另一个乘法逻辑电路中的一者。在各种具体方面中，使用24位来表征幅度。在某些示例中，8位可以被用于使最低有效8位成倍的乘法器以及使最高有效16位成倍的另一个乘法器。旋转系数是乘法器的另一个输入和/或输出，并且具有24位。

其它实施例针对使用上述装置的方法。一种示例方法包括由装置的前端电路接收雷达波信号，并且由fft信号处理器从雷达波信号中导出多普勒信息。通过对表示雷达波信号的输入数据的数字流进行运算来导出多普勒信息，包括在第一数据以sm形式表示的同时使用fft信号处理器的乘法逻辑电路对数字流中的第一数据执行乘法运算，并且在第二数据以二进制补码形式表示的同时使用fft信号处理器的其它逻辑电路对数字流中的第二数据执行其它数学运算。该方法可以另外包括将第一数据从二进制补码形式转换为sm形式，并且将所执行的乘法运算的输出从sm形式转换为二进制补码形式。执行乘法运算包括在第一数据以带符号的数值形式表示的同时使用布斯(booth)乘法器或另一种乘法器类型对第一数据执行乘法运算，并且将来自乘法运算的输出相加在一起。

以上讨论/概述并非旨在描述本公开的每个实施例或每种实现方式。以下附图和具体实施方式也举例说明了各种实施例。

附图说明

结合附图考虑以下具体实施方式，可以更全面地理解各种示例实施例，其中：

图1示出了根据本公开的包括快速傅立叶变换(fft)信号处理器的示例装置；

图2示出了根据本公开的示例fft信号处理器；

图3a-图3c示出了根据本公开的示例乘法逻辑电路；

图4示出了根据本公开的其它示例乘法逻辑电路；

图5示出了根据本公开的其它示例乘法逻辑电路；

图6示出了根据本公开的装置的示例电路；且

图7示出了根据本公开的示例fft信号处理器。

虽然本文中讨论的各种实施例服从于修改和替换形式，但是其各方面已经通过示例在附图中示出并且将被详细地描述。然而，应理解，本公开并不限于所描述的特定实施例。相反，本发明涵盖落入本公开的范围内的所有修改、等同物和替换物，包括在权利要求中限定的方面。此外，本申请通篇使用的术语“示例”仅用于说明，而非限制。

具体实施方式

本公开的各方面被认为可应用于涉及使用以带符号的数值(sm)形式选择性地表示的数据对雷达波信号进行快速傅立叶变换(fft)处理的各种不同类型的装置、系统和方法。在某些实现方式中，当在用于对雷达波信号进行fft处理的上下文中时，通过使用乘法逻辑电路对以sm形式表示的数字流中的第一数据执行乘法运算，并且使用其它逻辑电路对以二进制补码表示的数字流中的第二数据执行其它数学运算来对输入数据的数字流进行运算，本公开的各方面被示出是有益的。尽管未必限于此，但可以通过以下对使用示例性上下文的非限制性示例的讨论来理解各方面。

因此，在以下说明书中，阐述了各种具体细节以描述本文中呈现的具体实施例。然而，本领域的技术人员应了解，可以在不具有下文给出的所有具体细节的情况下实践一个或多个其它示例和/或这些示例的变型。在其它情况下，没有对公知的特征进行详细描述，以免模糊本文中示例的描述。为了便于说明，可以在不同的图中使用相同参考标号来表示相同元件或相同元件的附加示例。此外，尽管在一些情况下可以在各个附图中描述方面和特征，但是应理解，一个附图或实施例的特征可以与另一个附图或实施例的特征组合，即使该组合没有被明确地示出或被明确地描述为组合。

可以为各种目的计算fft，例如用于导出调频连续波(fmcw)雷达系统中的距离多普勒图像。fmcw雷达系统通常具有两个或多个fft，一个用于范围，另一个用于目标的速度估计。在一些实施例中，fmcw雷达系统可以具有为二维频谱中的每个距离多普勒箱计算的第三fft，以获得信号的到达角度。该第三fft可以具有虚拟天线数量的大小。fmcw系统可以通过生成周期性启动信号的定时引擎来运行。在每个启动信号之后，发送机(tx)产生频率斜坡，例如，具有在例如75至76ghz之间线性增加的频率信号(线性调频脉冲)的正弦波信号。该信号被传播到天线并被发送。所发送的信号在rx前端电路中被下混合之后，由目标反射并由接收机(rx)天线拾取。由于无线电波以光速行进并且目标距离一定，在所发送的信号和所接收的信号之间存在时间延迟。在将所接收的信号和所发送的信号混合之后，时间延迟导致具有特定频率的正弦波信号。该信号被称为拍频信号。在由模数转换器(adc)对该拍频信号进行采样之后，使用多个步骤在数字域中对其进行另外处理。第一步是对每个线性调频脉冲的样品计算范围fft。如果目标存在于不同距离(例如，范围)，则所得到的fft输出包含峰值。多个(例如，256个)范围fft的结果被存储在存储器的行中。在将256个范围fft结果存储在存储器中之后，对存储器中具有数据的矩阵进行转置。在转置之后，再次在每一行上计算作为速度fft的fft，结果为256个。速度fft的结果再次存储在存储器中。所得到的数据矩阵被称为距离多普勒图，因为它包含关于目标的距离和多普勒信息。对距离多普勒图进行处理，并且将峰值识别为目标，并且生成目标列表作为fmcw雷达系统的输出。根据本公开的实施例包括与在范围fft和/或速度fft中的计算有关的fft处理，该fft处理包括对以sm形式表示的输入数据选择性地执行乘法运算，使得与对二进制补码形式的输入数据执行乘法运算相比，降低了功耗和/或增加了最大接通时间。在具体实施例中，功率降低是响应于输入操作数中的一个低于阈值大小。这可能发生在fmcw雷达信号处理期间，因为所谓的范围fft中的大多数输出箱倾向于包含具有低于阈值的幅度的噪声。对于将范围fft的结果作为输入的所谓的速度fft，fft输入通常是具有低幅度的噪声。

fft执行蝶形运算，其中在蝶形运算内，输入数据乘以常系数。在蝶形运算中，以一定的绝对精度计算定点乘法。如果乘法器的操作数a中的一个较小，那么可以减少用于表示另一个b操作数的位数字。b的位数字的减少等于使b的多个最低有效位(lsb′s)等于零。由于许多输入值a较小，则b的lsb′s不会改变大多数时钟周期。如果这些位不改变，则很大一部分乘法器硬件门具有恒定的输入并且不消耗任何动态功率。多个实施例通过利用sm数表示另外改进了该发现。在该表示中，对于除了符号位之外的小数字，最高有效位(msb′s)等于零。这与数字是正数还是负数无关。结果，只有很小一部分乘法器硬件接收变化的输入位，因此会耗散动态功率。对于所谓的阵列乘法器，乘法器中活动硬件单元的数量在两个操作数的非恒定位的数量上呈二次缩放。另外，对于sm数表示，截断引入对称误差，而对于二进制补码表示，附加的舍入运算来实现这一点。

当应用频率抽取(dif)fft而不是时间抽取(dit)fft时，该方法的益处更大。原因是diffft在第一fft阶段期间已经将输入数据分割成不同的频带。结果，在fft的输入处给定正弦波的情况下，在后续fft阶段中剩余的蝶形运算中的一半可能已经接收到具有零(或非常小的)幅度的输入信号。

在多个实施例中，一种装置包括前端电路和fft信号处理器。前端电路接收雷达波信号(例如，响应于输出雷达波信号)。fft信号处理器包括乘法逻辑电路和其它逻辑电路。fft信号处理器通过对表示雷达波信号的输入数据的数字流进行运算，来从雷达波信号中导出多普勒信息。例如，fft信号处理器使用乘法逻辑电路，以在第一数据以sm形式表示的同时对数字流中的第一数据执行乘法运算。fft信号处理器使用其它逻辑电路，以在第二数据以二进制补码形式表示的同时对数字流中的第二数据执行其它数学运算。

许多实施例针对上述装置，其中其它逻辑电路包括加法逻辑电路。在这样的实施例中，fft信号处理器通过在第一数据以sm形式表示的同时使用乘法逻辑电路对数字流中的第一数据执行乘法运算，并且通过在第二数据以二进制补码形式表示的同时使用加法逻辑电路对数字流中的第二数据执行加法运算，从而对输入数据的数字流进行运算。乘法逻辑电路可以任选地包括用于将来自乘法运算的输出数据从sm形式转换为二进制补码形式的sm转换器电路和/或用于将第一数据从二进制补码形式转换为sm形式的二进制补码转换器电路。

在具体和相关实施例中，fft信号处理器另外包括另一个乘法逻辑电路，以响应于具有高于阈值的幅度的数字流，在第一数据以二进制补码形式表示的同时对第一数据执行乘法运算。fft信号处理器可以确定数字流的幅度，并且作为响应，基于该幅度选择性地将第一数据提供给乘法逻辑电路和另一个乘法逻辑电路中的一者。

各种实施例针对使用上述装置对雷达波数据执行数学运算并提供距离多普勒图像的方法，例如本文中另外所述的这样的示例方法实施例。

现在转到附图，图1示出了根据本公开的包括fft信号处理器的示例装置。装置100可以包括或形成fmcw雷达系统的一部分，该fmcw雷达系统用于导出多普勒信息，例如目标的雷达图像。如图所示，装置100包括前端电路102和fft信号处理器104。

前端电路102接收雷达波信号。前端电路102包括收发器电路和信号处理器。收发器电路布置有天线以输出信号并接收指示来自输出信号的反射的雷达波信号。信号处理器配置和布置有收发器电路，以将输出信号与雷达波信号混合，并从混合物中生成输入数据的数字流。信号处理器可以包括adc和定时电路。在具体实施例中，前端电路可以包括tx、rx、一个或多个天线、定时电路和/或adc，如本文中另外所述。如图所示，根据各个实施例，以二进制补码形式表示输入到fft信号处理器104的数字流。

fft信号处理器104通过对输入数据的数字流进行运算来从雷达波信号中导出多普勒信息。如图所示，fft信号处理器104包括乘法逻辑电路106和其它逻辑电路108。fft信号处理器104在第一数据以sm形式表示的同时使用乘法逻辑电路106对数字流中的第一数据执行乘法运算，并且在第二数据以二进制补码形式表示的同时使用其它逻辑电路108对数字流中的第二数据执行其它数学运算。

在具体实施例中，乘法逻辑电路106包括乘法器逻辑112，以在第一数据以sm形式表示的同时对第一数据执行乘法运算。乘法器逻辑112可以包括乘法阵列电路。乘法阵列电路包括乘法器阵列，并且被配置和布置成在第一数据以带符号的数值形式表示的同时对第一数据执行乘法运算，并且将来自乘法运算的输出相加在一起。在其它实施例中，乘法器逻辑112包括两个布斯乘法器电路和一个加法器电路，如本文中另外所述。

在各种实施例中，乘法逻辑电路106附加地包括二进制补码转换器电路110，以选择性地将数字流中的第一数据从二进制补码形式转换为sm形式。尽管图1中未示出，但是在各种实施例中，乘法逻辑电路106和/或fft信号处理器104另外包括sm转换器电路，该sm转换器电路将来自乘法运算的输出数据从sm形式转换为二进制补码形式。

其它逻辑电路108包括对第二数据执行其它数学运算的逻辑。在相关实施例中，其它逻辑电路108在第二数据以二进制补码形式表示的同时对第二数据执行加法运算。例如，其它逻辑电路108包括在第二数据以二进制补码形式表示的同时对第二数据执行加法运算的加法逻辑电路。在更具体和相关实施例中，其它逻辑电路108另外包括在第一数据以二进制补码的形式表示的同时对第一数据执行乘法运算的另一个乘法逻辑电路。

根据上述实施例，fft信号处理器104包括至少两种类型的计算路径。计算路径中的一种与块110和112相关联，而另一种计算路径与块108相关联。乘法逻辑电路106沿着至少两种类型的计算路径中的一种配置，并且其它逻辑电路108沿着至少两种类型的计算路径中的另一种配置。在多个实施例中，fft信号处理器104的功耗取决于输入数据的数字流的幅度。fft信号处理器104在二进制补码形式和sm形式之间转换第一数据，并且相对于在第一数据以二进制补码形式表示的同时对第一数据执行乘法运算的其它逻辑电路108，乘法逻辑电路106和其它逻辑电路108将功耗优化至少百分之十(例如，低于20％)。在各种实施例中，fft信号处理器104可以确定输入数字流的幅度，并且响应于该幅度高于或低于阈值而沿着计算路径选择性地提供数据，如本文中另外所述。在各种实施例中，乘法逻辑电路106是基数-2fft蝶形运算，该基数-2fft蝶形运算执行由四个实值乘法器组成的复数乘法。乘法器中的每一个具有sm形式的输入，四个实值乘法器中的每一个的结果在从sm形式转换为二进制补码形式之后被相加或相减。

图2示出了根据本公开的示例fft信号处理器。图2所示的fft信号处理器220可以包括如前所述的图1所示的fft信号处理器104，并且具有包括加法逻辑电路226的其它逻辑电路，以及任选地，附加的，例如另一个乘法逻辑电路228。

类似于图1，fft信号处理器220包括乘法逻辑电路224和其它逻辑电路。乘法逻辑电路224包括被配置成在数据以sm形式表示的同时对数据执行乘法运算的乘法器逻辑232。乘法器逻辑232可以包括一个或多个乘法器阵列和/或布斯乘法器，如本文中另外所述。乘法逻辑电路224可以另外包括二进制补码转换器电路230和/或sm转换器电路234。其它逻辑电路包括加法逻辑电路226，该加法逻辑电路226在第二数据以二进制补码形式表示的同时对数字流中的第二数据执行加法运算。尽管乘法逻辑电路224示出了sm形式的一个输入，但是实施例不限于此，并且乘法逻辑电路224可以包括sm形式的另一个输入(例如，旋转系数)，使得乘法逻辑电路224的输出为sm形式。

在各种实施例中，其它逻辑电路另外包括另一个乘法逻辑电路228。另一个乘法逻辑电路228包含被配置成在第一数据以二进制补码形式表示的同时对第一数据执行乘法运算的乘法器逻辑236。乘法器逻辑236可以包括一个或多个乘法器阵列和/或布斯乘法器。

如上所述，在一些具体实施例中，第一数据的计算路径可以取决于输入数据的数字流的幅度。例如，另一个乘法逻辑电路228可以被用于响应于具有高于阈值的幅度的数字流，在第一数据以二进制补码形式表示的同时对第一数据执行乘法运算。实施例不限于使用另一个乘法逻辑电路228并且可以仅包括使用乘法逻辑电路224。

在具体实施例中，fft信号处理器220确定输入数据的数字流的幅度，并且选择性将第一数据地提供给乘法逻辑电路224和另一个乘法逻辑电路228中的一者。在这样的实施例中，fft信号处理器220基于幅度沿着基于振幅的至少两种类型的计算路径中的一种提供数据。例如，响应于fft信号处理器220确定输入数据的数字流的幅度低于阈值，fft信号处理器220沿着与乘法逻辑电路224相关联的至少两种类型的计算路径中的第一种选择性地提供第一数据，并且沿着与其它逻辑电路(即，加法逻辑电路226)相关联的至少两种类型的计算路径中的第二种提供第二数据。响应于fft信号处理器220确定输入数据的数字流的幅度高于阈值，fft信号处理器220沿着与其它逻辑电路(例如，加法逻辑电路226)相关联的至少两种类型的计算路径中的第二种选择性地提供第二数据，并且沿着与其它逻辑电路(例如，另一个乘法逻辑电路228)相关联的至少两种类型的计算路径中的第三种提供第一数据。在这样的实施例中，fft信号处理器220可以包括用于沿着不同的计算路径分配输入数据的选择逻辑。

如上所述，实施例不限于使用选择逻辑沿着不同的计算路径分配数据。在sm形式中，小的负数具有其最高有效位的前导零，正数也一样。结果，两个乘法器的输入为零，并且乘法器内的所有内部部分积结果也为零。即使布斯乘法器从正输入数生成内部负数，这也适用于通常使用的布斯乘法器，因为零的负版本等于零，例如负零等于零。

图3a-图3c示出了根据本公开的示例乘法逻辑电路。在各种实施例中，乘法逻辑电路可以包括对以sm形式表示的数据执行乘法运算的阵列乘法器，该阵列乘法器在本文中被称为“sm阵列乘法器”。在各种实施例中，当操作数a和b两者都具有小的数值时，一部分单元在sm阵列乘法器中是活动的。然而，这种情况通常不会发生在fft中，因为fft中的旋转系数通常不小。两个n位数字a和b的结果是具有最多为2-n位幅度的数字c。在fft的计算期间，c的值被截断(或舍入)为仅具有n位的数字，其中仅保留msb′s。这可以保证最大绝对误差。

如前所述，在各种实施例中，操作数a中的一个的幅度较小，并且使用sm阵列乘法器的一部分单元。例如，当操作数a较小时，b的lsb′s被设置为零。各种实施例使用上述fft处理器电路及其逻辑来实现对一部分单元的使用。

图3a示出了根据各种实施例的示例sm阵列乘法器的内部逻辑。图3a所示的sm阵列乘法器340可以实现为图1和/或图2的乘法逻辑电路106、224的逻辑。在这样的阵列乘法器340中，操作数a的移位版本有条件地相加在一起。当操作数a低于阈值(例如，小)并且lsb位b0及b1被设置为零时，图3b示出了如先前由图3a示出的阵列乘法器阵列的活动逻辑。

图3c示出了用于将sm阵列乘法器340的全加法器(fa)的输入相加的附加逻辑。如前所述，因为其它fa的所有输入都是零，所以fa的一行是活动的，因此添加了一些附加逻辑350、352。在输入操作数a较小的情况下，逻辑350、352负责将零馈送到fa的输入端。此外，该逻辑负责将操作数a的移位版本提供给乘法器的fa的通常为最后一行或多行。此外，附加逻辑353、354、355检测到a较小，并且负责将操作数b的lsb′s设置为零。尽管在输入操作数a具有大的数值的情况下，该附加逻辑350、352、353、354、355可以引起附加功耗，但是如果时间a的至少一部分(例如，大部分)时间较小，则乘法器的总功耗较小。在其它实施例中，如本文中另外所述，当a不小时，可以使用附加阵列乘法器来执行乘法运算。

图4示出了根据本公开的其它示例乘法逻辑电路。如上所述，各种实施例包括附加乘法逻辑电路的使用。在这样的实施例中，如图4的乘法逻辑电路460所示，一个乘法器阵列用于小数字(例如，幅度低于阈值的数据)，并且另一个乘法器阵列用于大数字(例如，幅度高于阈值的数据)。在这种配置中，当另一个乘法器用于乘法时，一个乘法器的输入保持恒定。这与不使用乘法器时将位设置为零不同，如果先前值不是零，则这可能导致动态功耗。这样的实施例包括在乘法器阵列前面添加寄存器以及在乘法器阵列的输入和输出处添加一些多路复用器。

这样的实施例包括使用sm作为数表示，使得如果数字通常较小，则操作数a的msb′s在大多数时间不改变。在不使用sm表示的情况下，在小乘法器的结果为负时，添加符号扩展逻辑。这会耗费硬件。此外，添加舍入逻辑以防止乘法的结果中的负偏差。在这样的实施例中，当a较小并且b较大时实现功率节省。为了节省功率，该电路利用以下事实：利用定点fft，该定点fft足以保持绝对截断误差恒定。因此，b的lsb′s被设置为零，并且乘法逻辑在乘法过程中使用其msb′s。

在各种实验实施例中，针对不同的输入信号评估上述装置的功能正确性，并且没有检测到信噪比的明显下降。通过创建fft的硬件设计和使用门级功率模拟器来评估功耗的降低。组合逻辑中的功耗的降低高达10倍。该因子取决于输入数据以及所使用的目标时钟频率。特别是在fmcw雷达信号处理中，集成电路的功耗可能取决于输入数字流的幅度。在可编程电路中，使用sm乘法器可以使乘法器的输入范围为[-(2n-1)，2n-1]。并且，可以不计算lsb位的进位。

可以对上述装置和fft处理器进行各种改变，以提高功率效率和/或乘法器可以运行的最大时钟频率。一种这样的变化包括在产生乘数的输入值的运算之后而非在乘数的输入处，直接执行第一数据从二进制补码形式到sm形式的转换。通过在产生乘法器的输入值的运算之后进行转换，乘法器直接从寄存器读取其输入，这可以减轻或消除由转换单元引起的输入信号中的任何假信号。与解决假信号相比，减轻或消除假信号可以增加乘法器的功率效率。例如，与在产生乘法器的输入值的运算之后进行转换相比，在乘法器的输入处进行转换可以使乘法器的功率效率减半。

另一种变化包括使用布斯乘法器。以上所述和所示的实施例包括使用乘法器阵列。乘法器阵列可以具有长的延迟路径，因此具有低的最大时钟频率。在各种实施例中，代替使用布斯乘法器。使用布斯乘法器，即使对于正输入数，它们也生成内部负数，例如，使用输入操作数等于-1×a。结果，所有符号位都可以切换。

图5示出了根据本公开的其它示例乘法逻辑电路。乘法逻辑电路580包括两个布斯乘法器583、584。在这样的乘法逻辑电路580中，乘法运算被分割成两个第六乘法器583、584，并且它们的输出或结果通过加法器(逻辑)电路585相加。如图所示，输入a和b以sm形式表示，而输出以二进制补码形式表示。如另外所示，寄存器581、582在布斯乘法器583、584之前，并且sm转换电路586跟随加法器(逻辑)电路585，以用于将数据从sm形式转换为二进制补码形式。舍入块587从乘法结果中选择位，并且另一个寄存器588跟随舍入块587。

在具体实施例中，并且对于小数字，a操作数的位22至8通常为零。由于-1×0＝0，因此布斯乘法器583通常也不会生成负内部数。因此，通常在所谓的部分积加法期间，在该布斯乘法器583内不发生任何转变。实验实施例示出，在a(23，8)×b(24，0)乘法过程中，如果a等于0，则将输入操作数b设置为零并没有节省大量功率。

分割布斯乘法器实施例允许在滤波器中采用较小的输入操作数和/或对于fft应用可以允许系数b被更粗略地量化。这可以通过将输入操作数b的lsb′s设置为0来实现。这相当于将第二布斯乘法器584的大小从8×24减少到8×16位。这通过在fft应用中应用乘法器来实验验证。第二乘法器584的b操作数的减少可能不会(或最低程度上)影响本底噪声。

在各种实施例中，分割成两个布斯乘法器583、584可以概括为多于两个的乘法器。还应注意，可以不同地选择不同的布斯乘法器583、584的a的输入操作数的范围。对于第二乘法器584的b操作数选择的位保持相同。

在这样的实施例中，与使用乘法阵列相比，fft处理器不执行操作数的位的清零，也不使用多路复用器选择位。

图6示出了根据本公开的装置的示例电路。更具体地，所示电路包括示例fmcw雷达系统685。上述fft处理和乘法逻辑电路可以在fmcw雷达系统685的所示(范围)fft689和/或(速度)fft691中实现。如前所述，在fmcw雷达信号处理期间，所谓的范围fft689的大多数输出箱包含具有低幅度的噪声。这样，范围fft689的结果或输出通常较小。对于将范围fft689的结果作为输入的所谓的速度fft691，fft输入通常是具有低幅度的噪声。

fmcw雷达系统685可以如下操作。定时引擎693生成周期性启动信号。在每个启动信号之后，tx块694产生频率斜坡，例如，具有在例如75至76ghz之间线性增加的频率信号(线性调频脉冲)的正弦波信号。该信号被提供给天线并被发送。所发送的信号在接收前端电路687中被下混合之后，由目标反射并由接收天线拾取。由于无线电波以光速行进并且目标距离一定的事实，在所发送的信号和所接收的信号之间存在时间延迟。在将所接收的信号与所发送的信号混合之后，时间延迟导致具有特定频率的正弦波信号。该信号被称为拍频信号。

在由adc688对该拍频信号进行采样之后，在数字域中对其进行另外处理。第一步是对每个线性调频脉冲的样品计算(范围)fft689。如果目标存在于不同距离(范围)，则所得到的fft输出包含峰值。多个(例如，256个)范围fft的结果被存储在存储器的行中。在将256个范围fft结果存储在存储器中之后，对存储器690中具有数据的矩阵进行转置。在转置之后，在每一行上附加地计算fft(速度fft691)，结果为256个。速度fft691的结果再次存储在存储器690中。所得到的数据矩阵被称为距离多普勒图，因为它包含关于目标的距离和多普勒信息。对距离多普勒图进行处理，并且在692处将峰值识别为目标，并且生成目标列表作为fmcw雷达系统685的输出。根据各种实施例的fft处理涉及在范围fft689和/或速度fft691中的计算。

图7示出了根据本公开的示例fft信号处理器。在各种实施例中，fft信号处理器包括具有多个内部乘法器的复数乘法器。如图所示，fft信号处理器可以包括基数-2fft蝶形运算。附加地，各种实施例可以包括较高基数fft蝶形运算。更具体地，图7示出了时间抽取基数-2的蝶形运算。在这样的实施例中，所有输入都是复数，并且乘法器是内部包括四个实数乘法器的复数乘法器。复数中的每个i，q对以二进制补码形式表示，其中到sm形式的转换发生在乘法器之前(例如紧接着乘法器之前)。从sm形式到二进制补码形式的转换可以在复数乘法器中的四个乘法器中的每一个之后(例如紧随其后)发生。在各种实施例中，除了蝶形运算中的复数乘法器之外或作为其替换，可以在fft信号处理器内使用其它乘法逻辑。

上述装置和电路可以用于执行多种方法。一种示例方法包括由装置的前端电路接收雷达波信号，并且通过对表示雷达波信号的输入数据的数字流进行运算，经由fft信号处理器来从雷达波信号中导出多普勒信息。例如，通过在第一数据以带符号的数值形式表示的同时使用fft信号处理器的乘法逻辑电路对数字流中的第一数据执行乘法运算，并且在第二数据以二进制补码形式表示的同时使用fft信号处理器的其它逻辑电路对数字流中的第二数据执行其它数学运算，从而导出多普勒信息。执行乘法运算包括在第一数据以带符号的数值形式表示的同时使用乘法器阵列和/或布斯乘法器对第一数据执行乘法运算，并且将来自乘法运算的输出相加在一起。在各个实施例中，该方法另外包括将第一数据从二进制补码形式转换为带符号的数值形式，并且将所执行的乘法运算的输出转换为二进制补码形式。转换可以发生在逻辑的输入处和/或输入之后。

在本文中可以使用用于举例说明取向的术语，例如上/下、左/右、顶/底和上方/下方，来表示附图中所示元件的相对位置。应理解，所使用的术语仅仅是为了符号的方便，并且在实际使用中，所公开的结构的取向可以不同于附图中所示的取向。因此，不应以限制的方式解释这些术语。

本领域技术人员将认识到，除非另有说明，否则说明书(包括权利要求书)中使用的各种术语表示本领域中的普通含义。作为示例，说明书描述和/或示出了用于通过各种电路(circuits/circuitry)来实现所要求保护的公开内容的方面，该电路(circuits/circuitry)可以被示为或使用例如块、模块、设备、系统、单元、控制器、转换器和/或其它电路类型的描述(例如，图1的参考标号102和110描述了如本文中所述的块/模块)的术语。这样的电路(circuits/circuitry)与其它元件一起使用，以举例说明如何以形式或结构、步骤、功能、运算、活动等来实施某些实施例。例如，在上述某些实施例中，一个或多个模块是被配置和布置用于实现这些操作/活动的离散逻辑电路或可编程逻辑电路，这可以以图3a-3c、图4和图5中所示的方法来执行。在某些实施例中，这样的可编程电路是一个或多个计算机电路，包括用于存储和访问要作为一组(或多组)指令(和/或要用作配置数据来定义可编程电路将如何执行)执行的程序的存储器电路，并且由可编程电路使用在本文中所述的算法或过程来执行相关步骤、功能、操作、活动等。取决于应用，指令(和/或配置数据)可以被配置用于在逻辑电路中实现，其中指令(无论以目标代码、固件或软件的形式表征)被存储在存储器(电路)中并且可从存储器(电路)访问。

基于以上论述和图示，本领域的技术人员将容易认识到，可以在不严格遵循本文中所示和所述的示例性实施例和应用的情况下对各种实施例作出各种修改和改变。例如，图中所例示的方法可以涉及以各种顺序执行的步骤，其中保留了本文中实施例的一个或多个方面，或者可以涉及更少或更多的步骤。例如，图3a-图3c、图4和图5所示的逻辑电路可以实现为图1中的乘法逻辑电路。作为另一个示例，图2所示的附加乘法逻辑电路系统可以包括在图1所示的fft信号处理器中。这样的修改没有脱离本公开的各个方面的真实精神和范围，包括在权利要求书中所阐述的方面。