半导体器件及其制造方法与流程

本发明的实施例涉及半导体器件及其制造方法。

背景技术：

集成电路(“ic”)包括一个或多个半导体器件。表示半导体器件的一种方式是将平面图称为布局图。布局图是在设计规则的上下文中生成的。一组设计规则对布局图中的相应图案的放置施加了约束，例如地理/空间约束、连接约束等。通常，一组设计规则包括与相邻或邻接单元中的图案之间的间距和其他相互作用有关的设计规则的子集，其中，图案表示金属化层中的导体。

通常，一组设计规则特定于工艺/技术节点，通过该组设计规则基于布局图制造半导体器件。设计规则组补偿了相应工艺/技术节点的可变性。这种补偿增加了由布局图产生的实际半导体器件将成为布局图所基于的伪器件的可接受的对应物的可能性。

技术实现要素：

本发明的实施例提供了一种制造半导体器件的方法，所述半导体器件的相应的布局图存储在非暂时性计算机可读介质上，所述布局图布置成在第一方向上延伸并且相应地填充有单元的行，所述布局图包括有源区图案、栅极图案、通孔至栅极(vg)图案和切割栅极图案，所述有源区图案和所述切割栅极图案在所述第一方向上延伸，所述栅极图案在与所述第一方向垂直的第二方向上延伸，每个所述通孔至栅极图案位于相应的一个所述栅极图案上面，所述切割栅极图案位于相应的行边界上面，每个所述切割栅极图案在所述第一方向上组织为部分，即切割栅极部分，每个所述切割栅极部分在所述第一方向上延伸并且相对于所述第一方向跨过相应的一个所述栅极图案，每个所述切割栅极部分指示相应的栅极图案的任何下面的部分被指定用于去除，所述方法包括生成所述布局图，生成所述布局图包括：相对于所述第二方向，在所述栅极图案中选择从相应的通孔至栅极图案到相应的切割栅极部分的第一距离等于或大于第一参考值的栅极图案；并且对于每个选择的栅极图案，相对于在相应行边界处邻接的相应的第一单元和第二单元，并且还相对于相应地位于所述第一单元和所述第二单元中并且最靠近相应的所述行边界的第一有源区图案和第二有源区图案，即第一最近有源区图案和第二最近有源区图案，并且相对于所述第二方向，从相应的所述行边界测量相应的所述切割栅极部分的尺寸，将相应的所述切割栅极部分的尺寸从第一值增大到第二值；所述第二值产生相应的所述栅极图案的相应的残余部分的第一类型的悬垂；并且所述第一类型的悬垂是超出相应的所述第一最近有源区图案或所述第二最近有源区图案的相应的所述残余部分的最小允许量的悬垂。

本发明的另一实施例提供了一种制造半导体器件的方法，所述半导体器件的相应的布局图存储在非暂时性计算机可读介质上，所述布局图布置成在第一方向上延伸并且相应地填充有单元的行，所述布局图包括有源区图案、栅极图案、通孔至栅极(vg)图案和切割栅极图案，所述有源区图案和所述切割栅极图案在所述第一方向上延伸，所述栅极图案在第二方向上延伸，所述第二方向垂直于所述第一方向，每个所述通孔至栅极图案位于相应的一个所述栅极图案上面，所述切割栅极图案位于相应的行边界上面，每个所述切割栅极图案在所述第一方向上组织为部分，即切割栅极部分，每个所述切割栅极部分在所述第一方向上延伸并且相对于所述第一方向跨过相应的一个所述栅极图案，每个所述切割栅极部分指示相应的所述栅极图案的任何下面的部分被指定用于去除，所述方法包括生成所述布局图，生成所述布局图包括：对于每个所述栅极图案，并且相对于所述第二方向，并且还相对于在相应的行边界处邻接的相应的第一单元和第二单元，并且还相对于相应地位于所述第一单元和所述第二单元中并且最靠近相应的所述行边界的第一有源区图案和第二有源区图案，即第一最近有源区图案和第二最近有源区图案，将相应的所述切割栅极部分的尺寸从第一值增大到第二值，所述第二值产生相应的所述栅极图案的相应的残余部分的第一类型的悬垂；并且所述第一类型的悬垂是超出相应的所述第一最近有源区图案或所述第二最近有源区图案的相应的残余部分的最小允许量的悬垂；相对于所述第二方向，从所述栅极图案中选择从相应的所述通孔至栅极图案到相应的所述切割栅极部分的第一距离小于第一参考值的栅极图案；并且对于每个选择的栅极图案，并且相对于所述第二方向，从相应的行所述边界测量相应的所述切割栅极部分的尺寸，将相应的所述切割栅极部分的尺寸从所述第二值恢复为所述第一值；所述第二值产生相应的所述残余部分的第一类型的悬垂；并且所述第一类型的悬垂是超出相应的所述第一最近有源区图案或所述第二最近有源区图案的相应的所述残余部分的最小允许量的悬垂。

本发明的又一实施例提供了一种半导体器件，包括：有源区域，在第一方向上延伸；栅电极，在第二方向上延伸并且位于所述有源区域的相应部分上面，所述第二方向垂直于所述第一方向；以及通孔至栅极(vg)结构，每个所述通孔至栅极结构位于相应的一个所述栅电极上面；并且其中：所述栅电极布置成成对的相应的第一栅电极和第二栅电极；并且对于每对：所述第一栅电极和所述第二栅电极共线，并且由相应的第一间隙分隔开；所述第一栅电极和所述第二栅电极与最靠近所述第一间隙的相应的第一有源区域和第二有源区域重叠；并且相应的所述第一栅电极和所述第二栅电极的第一短截线和第二短截线相应地延伸超出所述第一有源区域和所述第二有源区域，相应地延伸到所述第一间隙中第一距离或第二距离，所述第二距离小于所述第一距离，产生交错的短截线尺寸轮廓。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的半导体器件100的框图。

图2a和图2b是根据一些实施例的相应的布局图。

图3a、图3b、图3c和图3d是根据一些实施例的相应的截面图。

图4a和图4b是根据一些实施例的相应的布局图。

图4c是根据一些实施例的半导体器件400c的结构图。

图5是根据一些实施例的制造半导体器件的方法的流程图。

图6a至图6b是根据一些实施例的制造半导体器件的方法的相应流程图。

图7是根据一些实施例的电子设计自动化(eda)系统的框图。

图8是根据一些实施例的集成电路(ic)制造系统以及与其相关联的ic制造流程的框图。

图9示出了制造系统的框图。

图10a至图10b示出了掩模制造方法的流程图。

图11示出了控制掩模制造的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征不同的实施例或实例。下面描述了组件、值、操作、材料、布置等的具体实例以简化本发明。当然这些仅是实例而不旨在限制。预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

位于栅极图案上面的切割栅极图案表示该栅极图案的任何下面的部分被指定用于去除，而栅极图案的剩余部分称为一对残余图案。对于由布局图中的一对残余图案产生的半导体器件中的一对栅电极，存在例如由于电容耦合等导致该对栅电极之间彼此经受串扰的趋势。该对栅电极可能经受串扰的趋势或程度与栅电极的最近端部之间的间隔量(间隙尺寸)成正比。

在一些实施例中，(a)对于给定布局图中的每对残余图案，残余图案来自已被指定用于切割的部分栅极图案；或者(b)对于来自给定的布局图中的每对栅电极，在满足条件的情况下，(a)残留图案的最近端部之间或(b)栅电极的最近端部之间的间隙(它们之间的间隙)尺寸扩大。

在一些实施例中，根据“选择性扩大”技术生成布局图，其中选择性地扩大切割栅极区域。在一些实施例中，根据“全部扩大，恢复一些”技术生成布局图，该技术将所有切割栅极部分从第一尺寸扩大到更大的第二尺寸，然后将一些切割栅极部分从第二尺寸恢复为第一尺寸。从相应的行边界测量切割栅极部分的尺寸，第一尺寸由初始切割栅极图案的尺寸表示，并且第二尺寸由相互邻接的初始切割栅极图案和补充切割栅极图案表示。

根据另一种方法，仅包括初始切割栅极图案的每个切割栅极部分相应地产生具有经受串扰的基本上相同的趋势的电极对。与另一种方法相比，一些实施例的优点在于，由于考虑了相应的vg图案相对于相应的行边界和相应的aa图案是近端还是远端，因此减小了经受串扰的趋势。对于一些实施例，结果，对于给定的一对最近的基本共线的残余图案，残余图案的最近的端部之间的间隔是三种可能的尺寸之一，因为相应的切割栅极部分具有三种可能的尺寸之一：s1、s2或s3。进一步根据一些实施例，最多约25％的残余图案对具有s1的间隔距离，其中约75％的残余图案对具有s2或s3的间隔距离。

图1是根据一些实施例的半导体器件100的框图。

在图1中，半导体器件100包括具有一个或多个交错的栅极短截线尺寸轮廓的区域102等。区域102被组织为在第一方向上延伸的行104(1)、104(2)、104(3)、104(4)、104(5)和104(6)。行104(1)-104(6)中的相应行基本在第二方向上邻接，第二方向基本垂直于第一方向。在一些实施例中，第一方向和第二方向相应地为x轴和y轴。产生区域102的示例布局图包括本文公开的布局图。

图2a是根据一些实施例的布局图200a。

在一些实施例中，图2a的布局图200a存储在非暂时性计算机可读介质上(见图7)。

图2a遵循与图1类似的编号方案。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍具有差异的组件，编号约定对图2a使用2系列数字，而图1使用1系列数字。例如，图2a中的项目204(7)和204(8)是行，并且图1中的项目104(1)-104(6)是行，并且其中：相似性反映在公共根_04(_)中；差异反映在图2a中相应的前导数字2__(_)和图1中的1__(_)中，以及在相应的括号内的数字中(例如，图2a中的___(7)和图1中的___(1)至___(6)。为简洁起见，讨论将更多地集中在图2a与图1之间的差异上，而不是相似性上。

布局图200a布置成基本上在第一方向上延伸并且相应地填充有单元206(1)和206(2)的行204(7)和204(8)。尽管是简化的，例如因为未示出m0、v0和m1图案，而在图2b中示出了这种图案的示例，尽管如此，单元206(1)和206(2)组合以表示两个输入nand(nd2)门。在一些实施例中，相对于电流驱动容量的单位d，布局图200a的nand门具有电流驱动容量d，使得布局图200b表示nd2d1逻辑门。行204(7)和204(8)共享行边界208(2)。

相对于第一方向理解行宽度和单元宽度。相对于基本垂直于第一方向的第二方向理解行高度和单元高度。在一些实施例中，第一方向和第二方向相应地是x轴和y轴。相对于y轴，行204(7)在行边界208(2)处邻接行204(8)。

在图2a中，行204(7)和204(8)具有基本相同的高度。单元206(1)和206(2)中的每个具有与相应的行204(7)和204(8)基本相同的高度，单元高度在图2a中示出为ch。在一些实施例中，行204(7)和204(8)具有基本不同的高度。为了简化说明，在布局图200a中仅示出了两行。实际上，布局图通常包括多于两行。因此，在一些实施例中，布局图200a包括多于两行。类似地，为了简化说明，在行204(7)和204(8)的每个中仅示出了一个单元。实际上，布局图中的每行通常包括比一个多得多的单元。因此，在一些实施例中，布局图200a在相应的一个或多个行中包括多于一个的单元。

布局图200a包括：有源区(aa)图案210(1)、210(2)、210(3)和210(4)；栅极图案212(1)、212(2)、212(3)和212(4)；漏极/源极上导体接触件图案，在本文中称为金属至漏极/源极接触件(md)图案，为了简化说明，仅对其中的两个编号，即md图案216(1)和216(2)；通孔至栅极(vg)图案218(1)、218(2)、218(3)和218(4)；通孔至md(vd)图案，为了简化说明，仅对其中的两个编号，即vd图案220(1)和220(2)；初始切割栅极图案222(1)、222(2)、222(3)、222(4)、222(5)、222(6)、222(7)、222(8)、222(9)，222(10)、222(11)和222(12)；和补充切割栅极图案224(1)、224(2)、224(3)、224(4)、224(6)、224(7)、224(9)、224(10)、224(11)、224(12)、224(13)、224(14)、224(15)和224(16)。

布局图200a不包括否则将是补充切割栅极图案224(5)和224(8)，如下所讨论的，并且它们的缺失由相应的虚线224(5)’和224(8)’指出。虚线224(4)’和224(8)’不是图案，并且不包括在布局图200a中，虚线224(5)’和224(8)’是用于进一步讨论的概念提醒。

aa图案210(1)-210(4)彼此不重叠并且基本上在x轴方向上延伸。初始切割栅极图案222(1)-222(12)基本上彼此不重叠并且基本上在x轴方向上延伸。补充切割栅极图案224(1)-224(4)、224(6)-224(7)和224(9)-*224(16)基本上彼此不重叠，基本上不与初始切割栅极图案222(1)-222(12)重叠，并且基本上在x轴方向上延伸。

栅极图案212(1)-212(4)彼此不重叠并且基本上在y轴方向上延伸。包括md图案212(1)-212(4)的md图案彼此不重叠并且基本上在y轴方向上延伸。相邻的栅极图案，例如，栅极图案212(3)和212(4)，间隔开栅极节距，栅极节距在图2a中示出为已知距离的一个单位，该距离是相应的半导体工艺技术节点的一个接触多晶硅节距(cpp)。在一些实施例中，栅极节距是一个cpp的倍数。

vg图案218(1)-218(4)彼此不重叠。vg图案218(1)和218(2)在栅极图案212(2)上方基本对准。vg图案218(3)和218(4)在栅极图案212(3)上方基本对准。包括vd图案220(1)和220(2)的vd图案彼此不重叠。vd图案在相应的md图案上方基本对准。特别地，vd图案220(1)和220(2)在md图案216(2)上方基本对准。

在图2a中，初始切割栅极图案222(1)和补充切割栅极图案224(1)表示相应的切割栅极部分。初始切割栅极图案222(2)与补充切割栅极图案224(2)和224(3)表示相应的切割栅极部分。初始切割栅极图案222(3)和补充切割栅极图案224(4)表示相应的切割栅极部分。初始切割栅极图案222(4)表示相应的切割栅极部分。初始切割栅极图案222(5)与补充切割栅极图案224(6)和224(7)表示相应的切割栅极部分。初始切割栅极图案222(6)表示相应的切割栅极部分。初始切割栅极图案222(7)和补充切割栅极图案224(9)表示相应的切割栅极部分。初始切割栅极图案222(8)与补充切割栅极图案224(10)和224(11)表示相应的切割栅极部分。初始切割栅极图案222(9)和补充切割栅极图案224(12)表示相应的切割栅极部分。初始切割栅极图案222(10)和补充切割栅极图案224(13)表示相应的切割栅极部分。初始切割栅极图案222(11)与补充切割栅极图案224(14)和224(15)表示相应的切割栅极部分。初始切割栅极图案222(12)和补充切割栅极图案224(16)表示相应的切割栅极部分。

相对于x轴，每个切割栅极部分跨过栅极图案212(1)-212(4)中的相应一个。每个切割栅极部分指示相应栅极图案的任何下面的部分被指定用于去除，而栅极图案的剩余部分称为残余图案。根据切割栅极部分的效果，残余图案214(1)和214(2)对应于栅极图案212(1)；残余图案214(3)和214(4)对应于栅极图案212(2)；残余图案214(5)和214(6)对应于栅极图案212(3)；并且残余图案214(7)和214(8)对应于栅极图案212(4)。

在一些实施例中，每个切割栅极部分(由相应的初始切割图案和一个或两个相应的补充切割栅极图案表示)不是离散的，而是一个整体切割栅极图案。在一些实施例中，初始切割栅极图案222(1)、222(4)、222(7)和222(10)以及补充切割栅极图案224(1)、224(9)和224(13)是不是离散的，而是一个整体切割栅极图案。在一些实施例中，初始切割栅极图案222(2)、222(5)、222(8)和222(11)以及补充切割栅极图案224(2)、224(3)、224(6)，224(7)、224(10)、222(11)、224(14)和224(15)不是离散的，而是一个整体切割栅极图案。在一些实施例中，初始切割栅极图案222(3)、222(6)、222(9)和222(12)以及补充切割栅极图案224(1)、224(12)和224(16)是不是离散的，而是一个整体切割栅极图案。

在布局图200a中，初始切割栅极图案222(1)、222(4)、222(7)和222(10)位于行边界208(2)上面。在一些实施例中，相对于y轴，初始切割栅极图案222(1)、222(4)、222(7)和222(10)基本上沿着行边界208(2)居中。初始切割栅极图案222(2)、222(5)、222(8)和222(11)位于相同的相应行边界208(1)上面。初始切割栅极图案222(3)、222(6)、222(9)和222(12)位于相同的相应行边界208(3)上面。

一些vg图案基本上位于相应的aa图案上面。vg图案218(1)和218(2)基本上位于相应的aa图案210(1)和210(4)上面。此外，vg图案218(1)朝着行边界208(1)延伸超出aa图案210(1)，并且vg图案218(2)朝着行边界208(3)延伸超出aa图案210(4)。一些vg图案基本上不位于相应的aa图案上面。通常，相对于y轴，不位于aa图案上面的vg图案位于最靠近行边界的aa图案之间的相应单元的内部。vg图案218(3)和218(4)基本上不位于任何aa图案210(1)-210(4)上面。vg图案218(3)位于aa图案210(1)和210(2)之间的单元206(1)的内部。vg图案218(4)位于aa图案210(3)和210(4)之间的单元206(2)的内部。

在图2a中，调整切割栅极部分的尺寸以便控制残余图案的短截线的尺寸，这是由于切割栅极部分的作用而导致的，其中短截线是朝向相应的行边界(见图4b)延伸超出相应的aa图案的残余图案的部分。例如，包括初始切割栅极图案222(4)的切割栅极部分留下残余图案214(3)，该残余图案214(3)具有朝向行边界208(1)延伸超出aa图案210(1)的短截线。例如，包括初始切割栅极图案222(7)和补充切割栅极图案224(9)的切割栅极部分留下残余图案214(5)，残余图案214(5)具有朝向行边界208(1)延伸超出aa图案210(1)的短截线。

在布局图200a中，更具体地，切割栅极部分的尺寸考虑了第一设计规则和第二设计规则等。第一设计规则要求栅极图案或残余图案以第一最小突出距离延伸超出下面的aa图案。在一些实施例中，第一最小突出距离由相应的半导体工艺技术节点的缩放等来确定。在图2a中，第一最小突出距离称为l_ovrhng_dist_vg，并且以参考标号228被标注(也见图4b)。第二设计规则要求栅极图案或残余图案以第二最小突出距离延伸超出上面的vg图案。在一些实施例中，第二最小突出距离由相应的半导体工艺技术节点的缩放等来确定。在图2a中，第二最小突出距离称为l_ovrhng_prox_vg，并且以参考标号226被标注(也见图4b)。

在一些实施例中，第一最小突出距离228l_ovrhng_dist_vg与第二最小突出距离226l_ovrhng_prox_vg的比率为

在一些实施例中，l_ovrhng_dist_vg为约5纳米(nm)，并且l_ovrhng_prox_vg为约9nm。在l_ovrhng_prox_vg为约9nm的一些实施例中，最近的vg图案到相应的切割栅极部分的最近距离为约10nm。

如从相应的行边界测量的，到相应的切割栅极部分的边缘的距离是w_dist_vg(见图4b)或w_prox_vg(见图4b)。在一些实施例中，w_dist_vg为约0.5*ch。在一些实施例中，w_dist_vg为约0.25*ch。

在第一情况下，切割栅极部分的默认尺寸足以确保满足第一设计规则和第二设计规则中的每个。如本文中所使用的，在第一情况下，给定的vg图案定位为使得相应的切割栅极部分的默认尺寸满足第一设计规则和第二设计规则中的每个，并且因此给定的vg图案称为远端。这是因为给定的vg图案对于相应的行边界和相应的aa图案相对较远。第一最小突出距离228再次称为l_ovrhng_dist_vg，其中“ovrhng”是“悬垂(overhang)”的缩写，并且“dist”是“远端(distal)”的缩写。

然而，在第二情况下，切割栅极部分的默认尺寸足以满足第一设计规则，但不足以满足第二设计规则，因此切割栅极部分的尺寸从默认尺寸增大至扩大尺寸，以满足第二设计规则和第一设计规则。如本文中所使用的，在第二情况下，给定的vg图案定位为使得相应的切割栅极部分的默认尺寸不足以满足第二设计规则，并且因此切割栅极部分的尺寸从默认尺寸增大至扩大尺寸，因此给定的vg图案称为近端。这是因为给定的vg图案对于相应的行边界和相应的aa图案中的每个相对较近。第二最小突出距离226再次称为l_ovrhng_prox_vg，其中“ovrhng”再次是“悬垂”的缩写，并且“prox”是“近端”的缩写。

在布局图200a中，相对于y轴，初始切割栅极图案具有相同的高度。在一些实施例中，初始切割栅极图案具有不同的相应高度。在布局图200a中，高度的默认值也满足第三设计规则。关于最近的基本共线的残余图案对，对于每对，第三设计规则要求残余图案的最近的相应端部之间间隔最小。在一些实施例中，最小间隔距离由相应的半导体工艺技术节点的缩放等来确定。

在布局图200a中，更具体地，如下调整切割栅极部分的尺寸。对于每个切割栅极部分，相对于y轴，从行边界208(2)测量相应切割栅极部分的尺寸，如果从最近的相应vg图案到相应的初始切割栅极图案的距离(见图4b中的442(1)或442(2))等于或大于第一参考值，则将相应的切割栅极部分的尺寸从默认尺寸(即初始切割栅极图案的尺寸)增大至扩大尺寸，例如，通过扩大切割栅极部分以包括补充切割栅极图案以及初始切割栅极图案。应当理解，从最近的相应vg图案到相应的切割栅极部分的距离与从最近的相应的vg图案到相应的残留图案的短截线的端部的距离相同。在一些实施例中，第一参考值是ref1，其中ref1＝0.25*ch。通常，如果vg图案是远端vg图案，则从最近的相应vg图案到相应的初始切割栅极图案的距离将等于或大于ref1。然而，如果从最近的相应vg图案到相应的初始切割栅极图案的距离小于ref1，则相应的切割栅极图案的尺寸不会从默认尺寸增大，例如，通过将切割栅极部分保持为包括初始切割栅极图案，并且不将切割栅极部分扩大为进一步包括补充切割栅极图案。

在图2a中，相对于行边界208(1)，vg图案218(1)是近端，而vg图案218(3)是远端。相对于行边界208(2)，每个vg图案218(1)-218(4)是远端。相对于行边界208(3)，vg图案218(2)是近端，而vg图案218(4)是远端。

相对于行边界208(1)，从vg图案218(1)到初始切割栅极图案222(4)的距离小于ref1，因此相应的切割栅极部分的尺寸不从默认尺寸增大，例如通过添加将是补充切割栅极图案224(5)的方式。相应的虚线224(5)’指出不存在补充切割栅极图案224(5)。

相对于行边界208(1)，从vg图案218(3)到初始切割栅极图案222(7)的距离等于或大于ref1，因此相应切割栅的尺寸通过添加补充切割栅极图案224(9)而从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(7)和补充切割栅极图案224(9)。

相对于行边界208(1)并且相对于栅极图案212(1)，因为在栅极图案212(1)上方没有vg图案，所以满足了第一设计规则和第二设计规则。因此，通过添加补充切割栅极图案224(1)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(1)和补充切割栅极图案224(1)。

相对于行边界208(1)，并且相对于栅极图案212(4)，因为在栅极图案212(4)上方没有vg图案，所以满足了第一设计规则和第二设计规则。因此，通过添加补充切割栅极图案224(13)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(10)和补充切割栅极图案224(13)。

因此，相对于行边界208(1)，单元206(1)具有交错的栅极短截线尺寸尺寸轮廓。

在图2a中，相对于行边界208(2)和单元206(1)，从vg图案218(1)到初始切割栅极图案222(5)的距离等于或大于ref1，因此通过添加补充切割栅极图案224(6)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(5)和补充切割栅极图案224(6)。

相对于行边界208(2)和单元206(1)，从vg图案218(3)到初始切割栅极图案222(8)的距离等于或大于ref1，因此通过添加补充切割栅极图案224(10)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(8)和补充切割栅极图案224(10)。

相对于行边界208(2)和单元206(1)，并且相对于栅极图案212(1)，由于在栅极图案212(1)上方没有vg图案，因此满足了第一设计规则和第二设计规则。因此，通过添加补充切割栅极图案224(2)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(2)和补充切割栅极图案224(2)。

相对于行边界208(2)和单元206(1)，并且进一步相对于栅极图案212(4)，由于在栅极图案212(4)上方没有vg图案，因此满足了第一设计规则和第二设计规则。因此，通过添加补充切割栅极图案224(14)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(11)和补充切割栅极图案224(14)。

在图2a中，相对于行边界208(2)和单元206(2)，从vg图案218(1)到初始切割栅极图案222(5)的距离等于或大于ref1，因此通过添加补充切割栅极图案224(7)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(5)和补充切割栅极图案224(7)。

相对于行边界208(2)和单元206(2)，从vg图案218(3)到初始切割栅极图案222(8)的距离等于或大于ref1，因此通过添加补充切割栅极图案224(11)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(8)和补充切割栅极图案224(11)。

相对于行边界208(2)和单元206(2)，并且进一步相对于栅极图案212(1)，由于在栅极图案212(1)上方没有vg图案，因此满足了第一设计规则和第二设计规则。因此，通过添加补充切割栅极图案224(3)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(2)和补充切割栅极图案224(3)。

相对于行边界208(2)和单元206(2)，并且进一步相对于栅极图案212(4)，由于在栅极图案212(4)上方没有vg图案，因此满足了第一设计规则和第二设计规则。因此，通过添加补充切割栅极图案224(16)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(12)和补充切割栅极图案224(16)。

因此，相对于行边界208(3)，单元206(2)具有交错的栅极短截线尺寸尺寸轮廓。

在图2a中，相对于行边界208(3)，从vg图案218(2)到初始切割栅极图案222(6)的距离小于ref1，因此相应的切割栅极部分的尺寸不从默认尺寸增大，例如通过添加将是补充切割栅极图案224(8)的方式。相应的虚线224(8)’指出不存在补充切割栅极图案224(8)。

相对于行边界208(3)，从vg图案218(4)到初始切割栅极图案222(9)的距离等于或大于ref1，因此通过添加补充切割栅极图案224(12)，相应切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(9)和补充切割栅极图案224(12)。

相对于行边界208(3)并且相对于栅极图案212(1)，因为在栅极图案212(1)上方没有vg图案，所以满足了第一设计规则和第二设计规则。因此，通过添加补充切割栅极图案224(4)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(3)和补充切割栅极图案224(4)。

相对于行边界208(3)，并且相对于栅极图案212(4)，因为在栅极图案212(4)上方没有vg图案，所以满足了第一设计规则和第二设计规则。因此，通过添加补充切割栅极图案224(16)，相应的切割栅极部分的尺寸从默认尺寸增大，使得相应的切割栅极部分包括初始切割栅极图案222(12)和补充切割栅极图案224(16)。

在一些实施例中，大多数切割栅极部分从默认尺寸增大，而少数切割栅极部分保留在默认尺寸。在一些实施例中，至少约75％的切割栅极部分从默认尺寸增大，而最多约25％的切割栅极部分保留在默认尺寸。在一些实施例中，至少约87.5％的切割栅极部分从默认尺寸增大，而最多约12.5％的切割栅极部分保留在默认尺寸。

取决于最近的相应的vg图案，并且相对于y轴，切割栅极部分可以具有第一尺寸s1、第二尺寸s2或第三尺寸s3。第一尺寸s1等于初始切割栅极图案。第二尺寸s2等于初始切割栅极图案加上补充切割栅极图案的一个示例。第三尺寸s3等于初始切割栅极图案加上补充切割栅极图案的两个示例。相对而言，s1<s2<s3。在一些实施例中，s1≈0.1*ch。在一些实施例中，s2≈0.15*ch。在一些实施例中，s3≈0.2*ch。

根据另一种方法，每个切割栅极部分仅包括初始切割栅极图案，这确保满足第一设计规则和第二设计规则中的每个。对于每对最近的基本上共线的残余图案，另一种方法的结果是，残余图案的最近的端部之间的间隔将相同并且具有尺寸s1。对于由布局图中相应的一对残留图案产生的半导体器件中给定的一对栅电极，这对栅电极之间存在经受彼此串扰的趋势，例如由于电容耦合等。该对栅电极可能经受串扰的趋势或程度与栅电极的最近端部之间的间隔量成正比。根据另一种方法，每对基本上共线的残余图案将产生具有基本上相同的经受串扰趋势的电极对。

与另一种方法相比，一些实施例的优点在于，由于考虑了vg图案相对于相应的行边界和相应的aa图案是近端还是远端，减小了经受串扰的趋势。对于一些实施例，结果，对于给定的一对最近的共线的残余图案，残余图案的最近的端部之间的间隔是三种可能的尺寸之一，因为相应的切割栅极部分具有三种可能的尺寸之一：s1、s2或s3。进一步根据一些实施例，最多约25％的残余图案对具有s1的间隔距离，其中约75％的残余图案对具有s2或s3的间隔距离。

图2b是根据一些实施例的布局图200b。

在一些实施例中，图2b的布局图200b存储在非暂时性计算机可读介质上(见图7)。

与图2a的布局图200a相比，图2b的布局图200b更复杂。特别地，布局图200b包括单元206(3)和206(4)。单元206(3)和单元206(4)组合以表示两个输入nand(nd2)门。在一些实施例中，相对于电流驱动容量的单位d，布局图200b的nand门具有电流驱动容量d，使得布局图200b表示nd2d1逻辑门。

类似于布局图200a，布局图200b的一些切割栅极部分不包括补充切割栅极图案。具体地，布局图200b不包括补充切割栅极图案224(17)和224(18)，并且它们的缺失由相应的虚线224(17)’和224(18)’表示。

图3a、图3b、图3c和图3d是根据一些实施例的相应的截面图300a、300b、300c和300d。

更具体地，图3a至图3d是根据图2a的布局图200a制造的半导体器件的相应截面图300a-300d。截面图300a-300c对应于图2a中的直截面线iiia/b/c-iiia/b/c’。截面图300d对应于图2a中的折叠截面线iiid-iiid’。

图3a至图3d遵循与图2a类似的编号方案。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，编号约定对图3a至图3d使用3系列数字，而图2a使用2系列数字。例如，图3a中的项目310(1)a是有源区域，并且图2a中的对应项目210(1)是aa图案，并且其中：相似性反映在公共根_10(1)中；并且差异反映在图3a至图3d中的相应的前导数字3__(_)和图2a中的2__(_)，以及在字母后缀中，例如图2a中的___(_)a。为了简洁起见，讨论将更多地集中在图3a至图3d和图2a之间的差异上，而不是在相似性上。

图3a包括有源区域310(1)a和310(2)a。图3b包括有源区域310(1)b和310(2)b。图3c包括有源区域310(1)c和310(2)c。

图3a至图3c的每个还包括：衬底309；栅电极314(5)和314(6)；介于栅电极314(5)和314(6)周围和之间的介电材料321(1)；vg结构318(3)和318(4)；以及介于vg结构318(3)和318(4)周围和之间的介电材料321(2)。

在图3a中，有源区域310(1)a和310(2)a配置为纳米片。在图3b中，有源区域310(1)b和310(2)b配置为纳米线。在图3c中，有源区域310(1)c和310(2)c配置为鳍。

在图3a至图3c的每个中。栅电极314(5)和314(6)分隔开距离330，该距离330对应于初始切割栅极图案222(8)、补充切割栅极图案224(10)和补充切割栅极图案224(11)的组合的切割栅极部分的尺寸。这样，距离330是s3。就间隔距离的相对改善而言，在图3a至图3c的每个中都指出了距离332，距离332对应于仅包括初始切割栅极图案222(8)的切割栅极部分。这样，距离332是s1。

图3d包括：衬底309；有源区域310(1)a；md结构316(2)；栅电极314(3)；vd结构320(1)；vg结构318(1)；相应地位于vd结构320(1)和vg结构318(1)上方的第一金属化层(第一m_1st层)中的导电段；相应地位于m_1st层中的导电段上方的第一互连层(via_1st层)中的通孔结构；以及相应地位于via_1st层中的通孔结构上方的第二金属化层(m_2nd层)中的导电段。

图3d假定相应的半导体工艺技术节点的相应设计规则的编号约定，该编号约定从称为m(0)的m_1st层和称为via0的via_1st层开始。可选地，编号约定可以从称为m(1)的m_1st层和称为via1的via_1st层开始。

图4a和图4b是根据一些实施例的相应的布局图400a和440’。图4c是根据一些实施例的半导体器件400c的结构图。

图4a至图4c遵循与图2a至图2b相似的编号方案。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然具有差异的组件，编号约定对于图4a至图4c使用4系列编号，而图2a至图2b使用2系列编号。例如，图4a中的项目406(5)是单元，并且图2a中的项目206(1)是单元，并且其中：相似性反映在公共根_06()上；并且差异反映在图4a至图4c中的相应的前导数字4__(_)和图2a至图2b中的2__(_)，以及相应的括号内的数字中，例如图2a中的___(5)和图2a中的___(1)。为了简洁起见，讨论将更多地集中在图4a至图4c和图2a至图2b之间的差异上，而不是在相似性上。

布局图400a布置成行404(9)、404(10)和404(11)。行404(9)和404(10)共享行边界408(5)。行404(10)和404(11)共享行边界404(6)。行404(9)与图4a中未示出的行共享行边界408(4)。行404(11)与图4a中未示出的行共享行边界408(7)。

布局图400a包括单元406(5)、406(6)、406(7)、406(8)、406(9)、406(10)、406(11)、406(12)、406(13)和406(14)。布局图400a还包括aa图案、栅极图案、vg图案和切割栅极部分，它们中的任何一个都未用参考数字来标注(为了图示的简化和描述的简洁)。每个切割栅极部分包括初始切割栅极图案。一些切割栅极部分还包括一个补充切割栅极图案。并且一些切割栅极部分还包括两个补充切割栅极图案。初始切割栅极图案或补充切割栅极图案均未用参考标号标注(为了图示的简化和描述的简洁)。

在图4a中，大多数切割栅极部分包括初始切割栅极图案和两个补充切割栅极图案。少数切割栅极部分包括初始切割栅极图案和至少一个补充切割栅极图案。

更具体地，在图4a中，约75％的切割栅极部分包括图4a中的初始切割栅极图案和两个补充切割栅极图案。切割栅极部分的约25％包括初始切割栅极图案和至少一个补充切割栅极图案。更具体地，在图4a中，约12.5％的切割栅极部分包括初始切割栅极图案和一个补充切割栅极图案，并且约12.5％的切割栅极部分包括初始切割栅极图案和两个补充切割栅极图案。

虽然在图4a中没有用参考数字标注任何补充切割栅极图案，但是通过相应的虚线424(19)’、424(20)’、424(21)’、424(22)’、424(23)’、424(24)、424(25)’和424(26)’来标注缺少补充切割栅极图案。

因此，相对于行边界408(4)，单元406(7)具有交错的栅极短截线尺寸轮廓。因此，相对于行边界408(5)，单元406(5)和406(6)中的每个具有交错的栅极短截线尺寸轮廓。因此，相对于行边界408(6)，单元406(8)、406(10)、406(11)、406(12)和406(13)中的每个均具有交错的栅极短截线尺寸轮廓。

在图4a中，用参考标号440’标出一个区。在图4b中提供了区440的放大图。

在图4b中，布局图440’是图4a的区440的放大图。

布局图440’包括：aa图案410(5)和410(6)；栅极图案412(5)、412(6)和412(7)；vg图案418(5)、418(6)、418(7)和418(8)；切割栅极部分；以及残余图案414(9)、414(10)、414(11)、414(12)、414(13)和414(14)。

第一切割栅极部分包括初始切割栅极图案422(13)和补充切割栅极图案424(25)和424(26)。第二切割栅极部分包括初始切割栅极图案422(14)和补充切割栅极图案424(27)。第三个切割栅极部分包括初始切割栅极图案422(15)和补充切割栅极图案424(28)和424(29)。

在图4b中，每个vg图案418(5)、418(6)和418(8)是远端vg图案。从vg图案418(5)到相应的切割栅极部分的距离用参考标号442(1)标注。vg图案418(7)是近端vg图案。从vg图案418(7)到相应的切割栅极部分的距离用参考标号442(2)标注。

每个残余图案414(9)-414(14)都有相应的短截线，为了简化说明，仅对其中的两个编号，即残余图案414(9)的短截线444(1)和残余图案414(11)的短截线444(2)。再次，短截线是朝向相应的行边界408(6)延伸超出相应的aa410(5)或410(6)图案的残余图案的部分。

短截线444(1)的长度是第一最小突出距离428，即l_ovrhng_dist_vg，并且该长度还表示aa图案410(5)和补充切割栅极图案424(25)之间的相同尺寸的间隙。短截线444(2)的长度是第二最小突出距离226，l_ovrhng_prox_vg，并且该长度还表示aa图案410(5)和初始切割栅极图案422(14)之间的相同尺寸的间隙。

再次，图4c是基于相应图4a和图4b的布局图400a和440’的半导体器件400c的结构图。因此，布局图400a和440’表示半导体器件400c。布局图400a和440’中的图案表示半导体器件400c中的相应结构。为了简化讨论，半导体器件400a中的元件将使用布局图400a的项目编号。具体地，图4c中的项目编号406(5)-406(14)表示相应的单元区域，但是项目编号406(5)-405(14)表示布局图400a中的相应单元。

图5是根据一些实施例的制造半导体器件的方法500的流程图。

根据一些实施例，方法500例如可以使用eda系统700(下面讨论的图7)和集成电路(ic)制造系统800(下面讨论的图8)来实现。可以根据方法500制造的半导体器件的示例包括图1中的半导体器件100。

在图5中，方法500包括框502-504。在框502处，生成布局图，该布局图包括本文公开的布局图中的一个或多个等。根据一些实施例，框502可例如使用eda系统700(下面讨论的图7)实现。下面关于图6a至图6b更详细地讨论框502。从框502，流程进行到框504。

在框504处，基于布局图，进行以下至少一项：(a)一个或多个光刻曝光；或(b)制造一个或多个半导体掩模；或(c)在半导体器件的层中制造一个或多个组件。参见图8的下述讨论。

图6a是根据一些实施例的生成布局图的方法的流程图。

更具体地，根据一个或多个实施例，图6a的流程图示出包括在图5的框502中的附加框。在图6a中，框502包括框610-614。

在框610处，选择条件为真的栅极图案，即从相应的vg图案到相应的切割栅极部分的第一距离d1为d1≥ref1。条件为真的栅极图案的示例包括图2a中的栅极图案212(3)和图4b中的栅极图案412(5)，并且更具体地：位于aa图案210(2)上面并且朝向行边界208(2)延伸的栅极图案212(3)的部分；位于aa图案210(3)上面并且朝向行边界208(2)延伸的栅极图案212(3)的部分；以及位于aa图案410(5)上面并且朝行边界408(6)延伸的栅极图案412(5)的部分。流程从框610前进到框612。

在框612处，对于每个选择的栅极图案，将相应的切割栅极部分的尺寸从第一值增大到第二值，其中，从相应的行边界测量相应的切割栅极部分的尺寸。对于在框610的讨论中指出的选择的栅极图案的示例，相应的切割栅极部分是包括图2a中的初始切割栅极图案222(5)的切割栅极部分和包括图4b中的初始切割栅极图案422(13)的切割栅极部分。

在框614处，通过添加邻接初始切割区图案的补充切割区图案，将相应的切割栅极部分的尺寸从第一值增大到第二值。再次，从相应的行边界测量，第一值为w_prox_vg，并且第二值为w_dist_vg。框612包括框614。初始切割区图案的示例是图2a中的初始切割栅极图案222(5)和图4b中的初始切割栅极图案422(13)。补充切割区图案的示例是图2a中的补充切割栅极图案224(6)和图4b中的补充切割栅极图案424(25)。

图6a的流程图表示“选择性扩大”技术，其中切割栅极部分被选择性地扩大。可选方案是“全部扩大，恢复一些”技术，该技术由图6b表示。

图6b是根据一些实施例的生成布局图的方法的流程图。

更具体地，根据一个或多个实施例，图6b的流程图示出包括在图5的框502中的附加框。在图6b中，框502包括框620-628。

在框620处，将每个切割栅极部分的尺寸从第一值增大到第二值，其中，从相应的行边界测量相应的切割栅极部分的尺寸。

相应的切割栅极部分的尺寸从第一值增大到第二值的栅极图案的示例包括图2a中的栅极图案212(2)和212(3)和图4b中的栅极图案412(5)和412(6)，并且更具体地：位于aa图案210(1)上面并且朝向行边界208(1)延伸的栅极图案212(2)的部分；位于aa图案210(2)上面并且朝向行边界208(2)延伸的栅极图案212(2)的部分；位于aa图案210(3)上面并朝向行边界208(2)延伸的栅极图案212(2)的部分；位于aa图案210(1)上面并且朝向行边界208(1)延伸的栅极图案212(3)的部分；位于aa图案210(2)上面并且朝向行边界208(2)延伸的栅极图案212(3)的部分；位于aa图案210(3)上面并且朝向行边界208(2)延伸的栅极图案212(3)的部分；位于aa图案410(5)上面并且朝向行边界408(6)延伸的栅极图案412(5)的部分；位于aa图案410(6)上面并且朝向行边界408(6)延伸的栅极图案412(5)的部分；位于aa图案410(5)上面并且朝向行边界408(6)延伸的栅极图案412(6)的部分；以及位于aa图案410(6)上面并且朝向行边界408(6)延伸的栅极图案412(6)的部分。相应的切割栅极部分是包括图2a中的初始切割栅极图案222(5)的切割栅极部分、包括图2a中的初始切割栅极图案222(8)的切割栅极部分、包括图4b中的初始切割栅极图案422(13)的切割栅极部分以及包括图4b中的初始切割栅极图案422(14)的切割栅极部分。框620包括框622。

在框622处，通过添加邻接初始切割区图案的补充切割区图案，将相应的切割栅极部分的尺寸从第一值增大到第二值。再次，如从相应的行边界测量的，第一值为w_prox_vg，并且第二值为w_dist_vg。初始切割区图案的示例是图2a中的初始切割栅极图案222(5)和222(8)以及图4b中的初始切割栅极图案422(13)和422(14)。补充切割区图案的示例是图2a中的补充切割栅极图案224(6)、224(7)、224(10)和224(11)以及对应于补充切割栅极图案224(5)的但是图2a中示出为虚线224(5)’的补充切割栅极图案，以及图4b中的补充切割栅极图案424(25)、424(26)和424(27)以及对应于补充切割栅极图案424(24)但是图4b中示出为虚线424(24)’的补充切割栅极图案。流程从框622退出框620。流程从框620前进至框624。

在框624处，选择条件为真的栅极图案，即从相应的vg图案到相应的切割栅极部分的第一距离d1为d1＜ref1。条件为真的栅极图案的示例包括图2a中的栅极图案212(2)和图4b中的栅极图案412(6)，并且更具体地：位于aa图案210(1)上面并且朝向行边界208(1)延伸的栅极图案212(2)的部分；以及位于aa图案410(5)上面并且朝向行边界408(6)延伸的栅极图案412(6)的部分。流程从框624前进到框626。

在方框626处，对于每个选择的栅极图案，将相应的切割栅极部分的尺寸从第二值恢复为第一值，其中(再次)从相应的行边界测量相应的切割栅极部分的尺寸。对于在框624的讨论中指出的选择的择的栅极图案的示例，相应的切割栅极部分是包括图2a中的初始切割栅极图案222(4)的切割栅极部分，以及包括图4b中的初始切割栅极图案422(14)的切割栅极部分。再次，如从相应的行边界测量的，第一值为w_prox_vg，并且第二值为w_dist_vg。框626包括框628。

在框628处，通过去除补充切割区图案，将相应的切割栅极部分的尺寸从第二值恢复为第一值。初始切割区图案的示例是图2a中的初始切割栅极图案222(4)以及图4b中的初始切割栅极图案422(14)。去除的补充切割区图案的示例是将是补充切割栅极图案224(5)，但是在图2a中示出为虚线224(5)’的补充切割栅极图案，以及将是补充切割栅极图案424(24)，但是在图4b中示出为虚线424(24)’的补充切割栅极图案。

图7是根据一些实施例的电子设计自动化(eda)系统700的框图。

在一些实施例中，eda系统700包括apr系统。根据一些实施例，本文描述的设计布局图的方法表示根据一个或多个实施例的线布线布置，例如，可使用eda系统700来实施。

在一些实施例中，eda系统700是通用计算设备，包括硬件处理器702和非暂时性计算机可读存储介质704。存储介质704编码有(即存储)计算机程序代码706(即一组可执行指令)。由硬件处理器702执行的指令706表示(至少部分地)eda工具，该工具实现了根据一个或多个实施例的本文描述的方法的部分或全部(下文中，所述工艺和/或方法)。

处理器702经由总线708电耦合至计算机可读存储介质704。处理器702还通过总线708电耦合至i/o接口710。网络接口712也经由总线708电耦合至处理器702。网络接口712连接至网络714，使得处理器702和计算机可读存储介质704能够经由网络714连接至外部元件。处理器702配置为执行编码在计算机可读存储区中的计算机程序代码706以使系统700可用于执行所述工艺和/或方法的部分或全部。在一个或多个实施例中，处理器702是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质704是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括压缩盘-只读存储器(cd-rom)、压缩盘-读/写(cd-r/w)和/或数字视频盘(dvd)。

在一个或多个实施例中，存储介质704存储计算机程序代码706，该计算机程序代码706配置为使系统700(其中这种执行(至少部分地)表示eda工具)可用于执行所述工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质704还存储有助于执行所述工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质704存储标准单元的库707，该标准单元包括本文所公开的这种标准单元。在一个或多个实施例中，存储介质704存储与本文公开的一个或多个布局对应的一个或多个布局图709。

eda系统700包括i/o接口710。i/o接口710耦合至外部电路。在一个或多个实施例中，i/o接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传送到处理器702。

eda系统700还包括耦合至处理器702的网络接口712。网络接口712允许系统700与网络714通信，一个或多个其他计算机系统连接到网络714。网络接口712包括无线网络接口，诸如bluetooth、wifi、wimax、gprs或wcdma；或有线网络接口，诸如ethernet、usb或ieee-1364。在一个或多个实施例中，在两个或多个系统700中实现所述工艺和/或方法的部分或全部。

系统700配置为通过i/o接口710接收信息。通过i/o接口710接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器702处理的其他参数中的一个或多个。信息经由总线708传递到处理器702。eda系统700配置为通过i/o接口710接收与ui相关的信息。该信息作为用户界面(ui)742存储在计算机可读介质704中。

在一些实施例中，所述工艺和/或方法的部分或全部实现为用于由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为作为附加软件应用的部分的软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为软件应用的插件。在一些实施例中，所述工艺和/或方法中的至少一个实现为作为eda工具的部分的软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为eda系统700使用的软件应用。在一些实施例中，使用诸如可从cadencedesignsystems公司获得的或其他合适的布局生成工具的工具生成包括标准单元的布局图。

在一些实施例中，这些工艺实现为存储在非暂时性计算机可读记录介质中的程序的函数。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储或存储单元，例如，诸如dvd的光盘、诸如硬盘的磁盘、诸如rom、ram、存储卡等的半导体存储器。

图8是根据一些实施例的集成电路(ic)制造系统800以及与其相关联的ic制造流程的框图。在一些实施例中，基于布局图，使用制造系统800来制造(a)一个或多个半导体掩模或(b)半导体集成电路的层中的至少一个组件中的至少一个。

在图8中，ic制造系统800包括在设计、开发和制造周期和/或与制造ic器件860有关的服务中彼此交互的实体，诸如设计室820、掩模室830和ic厂商/制造商(“fab”)850。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和ic制造商850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和ic制造商850中的两个或多个共存于共同设施中并且使用共同资源。

设计室(或设计团队)820生成ic设计布局图822。ic设计布局图822包括为ic器件860设计的各种几何图案。几何图案对应于构成要制造的ic器件860的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个ic部件。例如，ic设计布局图822的部分包括各种ic部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅电极、源极和漏极、层间互连件的金属线或通孔以及用于形成接合焊盘的开口。设计室820实施适当的设计工序以形成ic设计布局图822。设计工序包括逻辑设计、物理设计或布局布线中的一个或多个。ic设计布局图822呈现在具有几何图案信息的一个或多个数据文件中。例如，ic设计布局图822可以用gdsii文件格式或dfii文件格式表示。

掩模室830包括数据准备832和掩模制造844。掩模室830使用ic设计布局图822来制造一个或多个掩模845，用于根据ic设计布局图822制造ic器件860的各个层。掩模室830实施掩模数据准备832，其中ic设计布局图822转换为代表性数据文件(“rdf”)。掩模数据准备832将rdf提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将rdf转换为衬底上的图像，诸如掩模(中间掩模)845或半导体晶圆853。ic设计布局图822由掩模数据准备832操纵，以符合掩模写入器的特定特性和/或ic制造商850的要求。在图8中，掩模数据准备832和掩模制造844示出为单独的要素。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。

在一些实施例中，掩模数据准备832包括光学邻近校正(opc)，opc使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。opc调整ic设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(ret)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ilt)，ilt将opc视为逆成像问题。

在一些实施例中，掩模数据准备832包括掩模规则检查器(mrc)，mrc使用一组掩模创建规则检查已经经受opc中的工艺的ic设计布局图822，掩模创建规则包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，mrc修改ic设计布局图822以补偿掩模制造844期间的限制，这可以撤消由opc实施的部分修改以便满足掩模创建规则。

在一些实施例中，掩模数据准备832包括光刻工艺检查(lpc)，lpc模拟将由ic制造商850实施以制造ic器件860的处理。lpc基于ic设计布局图822模拟该处理以创建模拟制造的器件，诸如ic器件860。lpc模拟中的处理参数可以包括与ic制造周期的各种工艺相关的参数、与用于制造ic的工具相关的参数和/或制造工艺的其他方面。lpc考虑各种因素，诸如空间图像对比度、焦深(“dof”)、掩模误差增强因子(“meef”)、其他合适的因子等或它们的组合。在一些实施例中，在通过lpc创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复opc和/或mrc以进一步细化ic设计布局图822。

应当理解，为了清楚起见，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(lop)的附加特征，以根据制造规则修改ic设计布局图822。另外，在数据准备832期间施加于ic设计布局图822的工艺可以以各种不同的顺序实施。

在掩模数据准备832之后并且在掩模制造844期间，基于修改的ic设计布局图822制造掩模845或掩模845的组。在一些实施例中，掩模制造844包括基于ic设计布局图822执行一个或多个光刻曝光。在一些实施例中，基于修改的ic设计布局图822，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)845上形成图案。掩模845可以用各种技术形成。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(uv)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，掩模845的二元掩模版本包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模845。在掩模845的相移掩模(psm)版本中，在相移掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减psm或交替psm。由掩模制造844生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆853中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆853中形成各个蚀刻区域和/或用于其他合适的工艺中。

ic制造商850包括配置为对半导体晶圆853执行各种制造操作的制造工具852，使得根据诸如掩模845的掩模来制造ic器件860。在各种实施例中，制造工具852包括晶圆步进器、离子注入机、光刻胶涂布机、工艺室(例如cvd室或lpcvd炉)、cmp系统、等离子蚀刻系统、晶圆清洁系统或其他能够执行如本文所讨论的一个或多个合适的制造工艺的其他制造设备。

ic制造商850使用由掩模室830制造的掩模(或多个掩模)845来制造ic器件860。因此，ic制造商850至少间接地使用ic设计布局图822来制造ic器件860。在一些实施例中，半导体晶圆853由ic制造商850使用掩模(或多个掩模)845制造以形成ic器件860。在一些实施例中，ic制造包括至少间接基于ic设计布局图822执行一个或多个光刻曝光。半导体晶圆853包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆853还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。

关于集成电路(ic)制造系统(例如，图8的系统800)以及与其相关联的ic制造流程的细节可以在例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国授权前公开号20150278429、2014年2月6日公布的美国授权前公开号20140040838、2007年8月21日授权的美国专利第7,260,442号中找到，它们的全部内容结合于此作为参考。

例如，在美国专利第7,260,442号中，图9示出根据本发明实施例的制造系统的方块图。掩模制造系统20包括至少一个处理工具21、检测工具23、控制器25、数据库24、以及制造执行系统(mes)26。

处理工具21用以处理至少一个掩模，其可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。

检测工具23是用以在掩模进行蚀刻后和/或光阻剥除后检测该掩模以得到蚀刻后检测和/或剥除后检测结果资料。

控制器25是用以针对处理工具21，执行前馈控制以及反馈控制。其接收检测工具23所得到的检测结果数据，并由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据。控制器25并产生处理工具21的处理模型，并根据该掩模的相关数据、处理使用的材料数据、及该检测结果数据校正该处理模型。控制器25并在处理工具21执行掩模处理程序的过程中，监测处理工具21的运作状况，将其运作状况与该处理模型比对，并据以实时调整处理工具21的参数设定，使得其能够以符合该处理模型的方式执行该掩模处理程序。

根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中。上述掩模的相关数据是可以为下列数据中至少一个：对应产品种类数据、掩模阶层数据、掩模等级数据、掩模光学校正数据、以及对应的客户数据等。上述材料数据则可以为下列数据中至少一个：光阻液种类数据、光阻液特性数据、光阻液衰减变化数据。

如图9所示，控制器25是与制造执行系统26链接，其产生处理工具21的处理模型，使得制造执行系统26根据该处理模型控制处理工具21的运作。其中该处理模型包括处理工具21的处理参数以及处理加工程序(recipe)。

图10a至图10b示出根据本发明实施掩模制造方法的流程图，该方法可以实施于上述掩模制造系统。图10a至图10b所示的掩模制造方法控制掩模制造系统中处理工具21的运作。而被控制的处理工具21可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。

图10a至图10b示出该方法首先提供材料数据及掩模数据(步骤s31)。该材料数据主要为在掩模制造过程中所使用的材料的相关数据，例如光阻液等。该掩模数据则是该掩模所对应的产品的相关数据。根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中，而数据库24则与控制器直接链接或透过网络与其链接。

然后，根据该材料数据及该掩模数据确定处理工具21的第一处理参数(步骤s32)。控制器25由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据，并据以确定处理工具21的第一处理参数。

然后，根据该第一处理参数执行第一掩模处理以处理第一掩模(步骤s33)。该第一掩模依序经由曝光工具、烘烤工具、显影工具、蚀刻工具、及光阻剥除工具进行曝光、烘烤、显影、蚀刻以及光阻剥除等处理。同时，在上述第一掩模处理处理的过程中，收集对应于该第一掩模处理的第一处理数据(步骤s34)。第一处理数据被传送至控制器25，使得能够根据该材料数据、该掩模数据该第一处理数据确定反馈校正数据(步骤s35)。该反馈校正资料是藉由统计分析方法计算而得。根据本实施例，该材料数据、该掩模数据该第一处理数据是根据其各自的特性，在统计分析过程中以名目变量或连续变量的方式呈现。例如，具有静态特性的材料数据(例如光阻液种类数据)以及掩模数据(例如产品种类数据)分别以不同的名目变量表示。而具有动态特性的材料数据(例如光阻液衰减变化数据)以及掩模数据(例如掩模光学校正数据)则是以对应的连续变量表示。上述名目变量以及连续变量是藉由变异数分析方法以及回归分析方法处理。然后，根据该反馈校正资料校正该第一处理参数以获得第二处理参数(步骤s36)。

然后，根据该第二处理参数，执行第二掩模处理以处理第二掩模(步骤s37)。

在上述步骤s33中执行上述第一掩模处理。当该第一掩模的线宽不符合预定的标准，则必须执行再蚀刻程序以修正该掩模的线宽，直到其符合该预定的标准为止。

参照图10b，其示出掩模处理的前馈控制。该方法利用其他掩模的检测结果来校正工具的处理参数。该方法首先提供前期检测结果(步骤s331)，其为掩模的光阻剥除后检测结果。再根据该第一检测数据及该前期检测数据产生前馈调整信号(步骤s333)。然后根据前馈调整数据产生再蚀刻处理参数(步骤s335)。然后，根据该再蚀刻处理参数，执行再蚀刻处理以处理该第一掩模(步骤s337)。图10b中所示出的方法是可以用以控制蚀刻工具或光阻剥除工具。

本发明还提供一种利用统计处理控制分析以实时控制掩模制造的方法，该方法如图11所示。该方法首先提供处理模型(步骤s41)，再根据该处理模型，以掩模制造工具执行掩模制造步骤以处理掩模(步骤s43)。并在工具运作的同时，监测该处理工具，以获得其运作信息(步骤s45)。然后，根据该处理模型与该运作数据执行错误检测分析(步骤s47)。并根据该错误检测分析结果，产生微调信号(步骤s48)。再根据该微调信号校正该处理工具的运作设定，使得该处理工具根据调整后的运作设定继续处理该掩模(步骤s49)。

上述图10a至图10b及图11的掩模制造控制方法是可以分别实施或同时实施。

在实施例中，一种制造半导体器件的方法，该方法包括生成布局图，该布局图存储在非暂时性计算机可读介质上，该布局图布置成基本上在第一方向上延伸并且相应地填充有单元的行，布局图包括有源区图案、栅极图案、通孔至栅极(vg)图案和切割栅极图案，有源区图案和切割栅极图案基本上在第二方向上延伸，第二方向基本上垂直于第一方向，每个vg图案位于相应的一个栅极图案上面，切割栅极图案位于相应的行边界上面，每个切割栅极图案在第一方向上组织为部分(切割栅极部分)，每个切割栅极部分基本上在第一方向上延伸并且相对于第一方向跨过相应的一个栅极图案，每个切割栅极部分指示相应栅极图案的任何下面的部分被指定用于去除，生成布局图包括：相对于第二方向，在栅极图案中选择从相应的vg图案到相应的切割栅极部分的第一距离等于或大于第一参考值的栅极图案；以及对于每个选择的栅极图案，相对于在相应行边界处邻接的相应的第一单元和第二单元，并且还相对于相应地位于第一单元和第二单元中并且最靠近相应的行边界的第一有源区图案和第二有源区图案(第一最近有源区图案和第二最近有源区图案)，并且相对于第二方向，从相应的行边界测量相应的切割栅极部分的尺寸，将相应的切割栅极部分的尺寸从第一值增大到第二值；第二值产生相应的栅极图案的相应的残余部分的第一类型的悬垂；并且第一类型的悬垂是超出相应的第一最近有源区图案或第二最近有源区图案的相应的残余部分的最小允许量的悬垂。在实施例中，该方法还包括基于布局图，至少以下之一：(a)进行一个或多个光刻曝光；(b)制造一个或多个半导体掩模；(c)在半导体集成电路的层中制造至少一个组件。

在实施例中，每个切割栅极部分包括初始切割区图案；并且相对于第二方向，增大包括：添加邻接初始切割区图案的补充切割区图案，从而将相应的切割栅极部分的尺寸增大到第二值。在实施例中，相对于第二方向，第一值产生相应的栅极图案的第二类型的悬垂，并且第二类型的悬垂是超出相应的最近有源区图案的相应的栅极图案最小允许量的悬垂。在实施例中，相对于第二方向：第一值产生切割栅极部分与第一最近有源区图案和第二最近有源区图案中的相应一个之间的第一间隙；第二值产生切割栅极部分与第一最近有源区图案和第二最近有源区图案中的相应一个之间的第二间隙；并且第一间隙的尺寸为第二间隙的尺寸的约5/9。在一些实施例中，第二间隙的尺寸为约5纳米(nm)，并且第一间隙的尺寸为约9nm。在实施例中，相对于第二方向，每个单元的高度为ch；并且如从相应的行边界测量的，第二值为约0.05*ch。在实施例中，如从相应的行边界测量的，第一值为约0.1*ch。在实施例中，相对于第二方向，第一值产生切割栅极部分与第一最近有源区图案和第二最近有源区图案中的相应一个之间的第一间隙；相对于第二方向，每个单元的高度为ch；并且第一间隙为约0.01*ch。在实施例中，相对于第二方向，第二值产生切割栅极部分与第一最近有源区图案和第二最近有源区图案中的相应一个之间的第二间隙；并且第二间隙为约0.25*ch。在实施例中，对于大多数选择的栅极图案，将尺寸增大到第二值；并且对于少数选择的栅极图案，尺寸保持在第一值。在实施例中，对于至少约75％的选择的栅极图案，将尺寸增大到第二值；并且对于最多约25％的选择的栅极图案，尺寸保持在第一值。在实施例中，对于约12.5％的选择的栅极图案，尺寸保持在第一值。在实施例中，对于每个选择的栅极图案，相应的vg图案基本上不与相应的第一有源区图案或第二有源区图案重叠。在实施例中，对于未被选择的每个栅极图案，相应的vg图案基本上与相应的第一有源区图案或第二有源区图案重叠。

在实施例中，一种制造半导体器件的方法，该方法包括生成布局图，该布局图存储在非暂时性计算机可读介质上，该布局图布置成基本上在第一方向上延伸并且相应地填充有单元的行，布局图包括有源区图案、栅极图案、通孔至栅极(vg)图案和切割栅极图案，有源区图案和切割栅极图案基本上在第一方向上延伸，栅极图案基本上在第二方向上延伸，第二方向基本上垂直于第一方向，每个vg图案位于相应的一个栅极图案上面，切割栅极图案位于相应的行边界上面，每个切割栅极图案在第一方向上组织为部分(切割栅极部分)，每个切割栅极部分基本上在第一方向上延伸并且相对于第一方向跨过相应的一个栅极图案，每个切割栅极部分指示相应的栅极图案的任何下面的部分被指定用于去除，生成布局图包括：对于每个栅极图案，并且相对于第二方向，并且还相对于在相应的行边界处邻接的相应的第一单元和第二单元，并且还相对于相应地位于第一单元和第二单元中并且最靠近相应的行边界的第一有源区图案和第二有源区图案(第一最近有源区图案和第二最近有源区图案)，将相应的切割栅极部分的尺寸从第一值增大到第二值，第二值产生相应的栅极图案的相应的残余部分的第一类型的悬垂；并且第一类型的悬垂是超出相应的第一最近有源区图案或第二最近有源区图案的相应的残余部分的最小允许量的悬垂；相对于第二方向，从栅极图案中选择从相应的vg图案到相应的切割栅极部分的第一距离小于第一参考值的栅极图案；并且对于每个选择的栅极图案，并且相对于第二方向，从相应的行边界测量相应的切割栅极部分的尺寸，将相应的切割栅极部分的尺寸从第二值恢复为第一值；第二值产生相应的残余部分的第一类型的悬垂；并且第一类型的悬垂是超出相应的第一最近有源区图案或第二最近有源区图案的相应的残余部分的最小允许量的悬垂。在实施例中，该方法还包括基于布局图，至少以下之一：(a)进行一个或多个光刻曝光；(b)制造一个或多个半导体掩模；(c)在半导体集成电路的层中制造至少一个组件。

在实施例中，每个切割栅极部分包括初始切割区图案；并且增大包括：添加邻接初始切割区图案的补充切割区图案，从而将相应的切割栅极部分的尺寸增大到第二值。在实施例中，恢复包括：去除邻接初始切割区图案的补充切割区图案，从而将相应的切割栅极部分的尺寸增大到第二值。在实施例中，相对于第二方向，第一值产生相应的栅极图案的第二类型的悬垂；并且第二类型的悬垂是超出相应的vg图案的相应的栅极图案的最小允许量的悬垂。在实施例中，相对于第二方向：第一值产生切割栅极部分与第一最近有源区图案和第二最近有源区图案中的相应一个之间的第一间隙；第二值产生切割栅极部分与第一最近有源区图案和第二最近有源区图案中的相应一个之间的第二间隙；并且第一间隙的尺寸为第二间隙的约5/9。在实施例中，第二间隙的尺寸为约5纳米(nm)，并且第一间隙的尺寸为约9nm。在实施例中，相对于第二方向，每个单元的高度为ch；并且如从相应的行边界测量的，第二值为约0.05*ch。在实施例中，如从相应的行边界测量的，第一值是约0.1*ch。在实施例中，相对于第二方向：第一值产生切割栅极部分与第一最近有源区图案和第二最近有源区图案中的相应一个之间的第一间隙；相对于第二方向，每个单元的高度为ch；并且第一间隙为约0.01*ch。在实施例中，相对于第二方向：第二值产生切割栅极部分与第一最近有源区图案和第二最近有源区图案中的相应一个之间的第二间隙；并且第二间隙为约0.25*ch。在实施例中，对于大多数选择的栅极图案，将尺寸增大到第二值；并且对于少数选择的栅极图案，将尺寸恢复为第一值。在实施例中，对于至少约75％的选择的栅极图案，将尺寸增大到第二值；并且对于最多约25％的选择的栅极图案，将尺寸恢复为第一值。在实施例中，对于约12.5％的选择的栅极图案，将尺寸恢复为第一值。在实施例中，对于每个选择的栅极图案，相应的vg图案基本上与相应的第一有源区图案或第二有源区图案重叠。在实施例中，对于未被选择的每个栅极图案，相应的vg图案基本上不与相应的第一有源区图案或第二有源区图案重叠。

在实施例中，一种半导体器件包括：有源区域，基本上在第一方向上延伸；栅电极，基本上在第二方向上延伸并且位于有源区域的相应部分上面，该第二方向基本垂直于第一方向；以及通孔至栅极(vg)结构，每个vg结构位于相应的一个栅电极上面；并且其中，栅电极布置成成对的相应的第一栅电极和第二栅电极；对于每对，第一栅电极和第二栅电极基本上共线，并且由相应的第一间隙分隔开。第一栅电极和第二栅电极与最靠近第一间隙的相应的第一有源区域和第二有源区域重叠；以及相应的第一栅电极和第二栅电极的第一短截线和第二短截线，相应地延伸超出第一有源区域和第二有源区域，并且相应地延伸到第一间隙中基本上第一距离或第二距离，第二距离小于第一距离，产生交错的短截线尺寸轮廓。

在实施例中，对于大多数的对，第一短截线和第二短截线的每个延伸超出第一有源区域和第二有源区域中的相应一个基本上第一距离；并且对于少数的对，第一短截线和第二短截线中的至少一个延伸超出第一有源区域和第二有源区域中的相应一个基本上第二距离，第二距离大于第一距离。在实施例中，对于至少约75％的对，第一短截线和第二短截线的每条延伸超出第一有源区域和第二有源区域中的相应一个基本上第一距离；并且对于最多约25％的对，第一短截线和第二短截线中的至少一条延伸超出第一有源区域和第二有源区域中的相应一个基本上第二距离。在实施例中，对于最多约12.5％的对，第一短截线和第二短截线中的仅一条延伸超出第一有源区域和第二有源区域中的相应一个基本上第二距离。或对于最多约12.5％的对，第一短截线和第二短截线中的每条延伸超出第一有源区域和第二有源区域中的相应一个基本上第二距离。在实施例中，对于每对：对于相应地超出第一有源区域和第二有源区域中的相应一个延伸基本上第一距离的第一短截线或第二短截线中的每条，并且对于电耦合至栅电极的最近的vg结构，其中第一短截线或第二短截线作为部分包括在栅电极内，最近的vg结构基本上不与第一有源区域或第二有源区域中的相应一个重叠。在实施例中，对于每对：对于超出第一有源区域或第二有源区域中的相应一个延伸基本上第二距离的每条短截线，并且对于电耦合至栅电极的最近的vg结构，其中第一短截线或第二短截线作为部分包括在栅电极内，最近的vg结构基本上与第一有源区域或第二有源区域中的相应一个重叠。在实施例中，对于每对，相对于第二方向，第一间隙基本上具有第一尺寸s1、第二尺寸s2或第三尺寸s3中的一个；并且s1<s2<s3。在实施例中，对于每对：第一区域和第二有源区域位于相应的第一单元区域和第二单元区域中；第一有源区域和第二有源区域分隔开第二间隙，该第二间隙大于第一间隙；并且相对于第二方向，第二间隙的中点表示第一单元区域和第二单元区域之间的边界。在实施例中，相对于第二方向，每个单元区域的高度是ch；并且与边界的第一距离为0.01*ch。在实施例中，相对于第二方向，每个单元区域的高度是ch；并且与边界的第二距离为0.2*ch。在实施例中，第二距离的实例与第一距离的实例的比率为约5/9。在实施例中，第二距离为约5纳米(nm)；并且第一距离为约9nm。

在一实施例中，一种系统(用于生成布局图，该布局图存储在非暂时性计算机可读介质上)包括至少一个处理器和至少一个存储器，该存储器包括用于一个或多个程序的计算机程序代码；并且其中，至少一个存储器、计算机程序代码和至少一个处理器配置为使系统执行本文公开的一种或多种方法。在实施例中，该系统还包括以下的至少一个：第一掩模设施，配置为基于布局图制造一个或多个半导体掩模；或第二掩模设施，配置为基于布局图执行一个或多个光刻曝光；或制造设施，配置为基于布局图在半导体器件的层中制造至少一个组件。

在实施例中，非暂时性计算机可读介质包括用于执行生成布局图的方法的计算机可执行指令，该方法包括本文公开的方法中的一个或多个。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、代替以及改变。