一种内存管脚排布的方法、系统、设备和存储介质与流程

1.本发明涉及管脚排布领域，更具体地，特别是指一种内存管脚排布的方法、系统、设备和存储介质。


背景技术：

2.近年来，ddr(双倍速率同步动态随机存储器)的速率越来越高，ddr5的速率已达6.4gbps，是ddr4的两倍。一方面，随着信号速率不断增高，对ddr信号完整性设计要求随之提高；另一方面，芯片和pcb(printed circuit board，印刷电路板)的布局面积仍然要求高密度小型化；传统的分布如图1所示，行1和行2表示byte1，行3和行4表示byte2；每个byte包括dq1-dq8在内的8个dq pin(管脚)，dqs1+/-和dqs2+/-在内的4个dqs pin，共12个信号pin，用黑色表示；地pin管脚用白色圆圈表示，共8个地pin；传统的排布优势在于管脚的数量少，共20个，利用率高signal：gnd＝1.5：1(12：8)，能保证ddr3及以下速率的信号传输。然而，随着ddr4、5速率增加，信号间串扰增加。如图1以dq2为例，在同一个byte内部受到来自dq1、3和4的干扰，在不同byte间受到相邻两个信号pin的串扰，速率越高串扰的影响越大。要在原有的空间内实现ddr的高速传输，必须尽可能保持信号隔离，减少信号间串扰。
3.传统设计的解决方案是在原有的byte1和byte2间增加一行地pin隔离串扰，如图2。但这样设计导致一个byte所占用的管脚数达30(20+10)个，利用率也大大降低signal：gnd＝12：18，不利于设计的低成本小型化。


技术实现要素：

4.有鉴于此，本发明实施例的目的在于提出一种内存管脚排布的方法、系统、计算机设备及计算机可读存储介质，本发明相对于传统的排布方式，将不同组间的ddr信号隔离，有效减小了组间串扰，将dq放置于dqs+/-中间，最大程度控制了dqs对于dq的组内串扰；相对于传统改良的排布方式，在多组dq排布的情况下，管脚占用数量最多降低50％，极大的节约了管脚数量，并提升了组内dq间的串扰。
5.基于上述目的，本发明实施例的一方面提供了一种内存管脚排布的方法，包括如下步骤：在管脚阵列中选定包含第一数量行第二数量列管脚的中心对称六边形以形成最小排布，并将所述六边形从里到外分为三层；将所述六边形最外一层的管脚和最内层行方向上的管脚设置为地管脚，将中间层的管脚和最内层列方向上的管脚设置为信号管脚；将所述最内层第二方向上的管脚所在列的信号管脚按照顺序设置成两组dqs管脚；以及将除所述两组dqs管脚之外的信号管脚设置成dq管脚。
6.在一些实施方式中，所述将所述最内层列方向上的管脚所在列的信号管脚按照顺序设置成两组dqs管脚包括：按照列方向将第一和第二个信号管脚设置成第一组dqs管脚的第一管脚和第二管脚，并将第三和第四个信号管脚设置成第二组dqs管脚的第一管脚和第二管脚。
7.在一些实施方式中，所述将除所述两组dqs管脚之外的信号管脚设置成dq管脚包
括：将位于所述两组dqs管脚第一侧的信号管脚设置成第一组dq管脚，将位于所述两组dqs管脚第二侧的信号管脚设置成第二组dq管脚。
8.在一些实施方式中，所述方法还包括：按照管脚的排布需求将所述六边形最外一层的对应管脚进行共用以形成多组最小排布。
9.本发明实施例的另一方面，提供了一种内存管脚排布的系统，包括：选择模块，配置用于在管脚阵列中选定包含第一数量行第二数量列管脚的中心对称六边形以形成最小排布，并将所述六边形从里到外分为三层；第一设置模块，配置用于将所述六边形最外一层的管脚和最内层行方向上的管脚设置为地管脚，将中间层的管脚和最内层列方向上的管脚设置为信号管脚；第二设置模块，配置用于将所述最内层第二方向上的管脚所在列的信号管脚按照顺序设置成两组dqs管脚；以及第三设置模块，配置用于将除所述两组dqs管脚之外的信号管脚设置成dq管脚。
10.在一些实施方式中，所述第二设置模块配置用于：按照列方向将第一和第二个信号管脚设置成第一组dqs管脚的第一管脚和第二管脚，并将第三和第四个信号管脚设置成第二组dqs管脚的第一管脚和第二管脚。
11.在一些实施方式中，所述第三设置模块配置用于：将位于所述两组dqs管脚第一侧的信号管脚设置成第一组dq管脚，将位于所述两组dqs管脚第二侧的信号管脚设置成第二组dq管脚。
12.在一些实施方式中，所述系统还包括排布模块，配置用于：按照管脚的排布需求将所述六边形最外一层的对应管脚进行共用以形成多组最小排布。
13.本发明实施例的又一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现如上方法的步骤。
14.本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
15.本发明具有以下有益技术效果：相对于传统的排布方式，将不同组间的ddr信号隔离，有效减小了组间串扰，将dq放置于dqs+/-中间，最大程度控制了dqs对于dq的组内串扰；相对于传统改良的排布方式，在多组dq排布的情况下，管脚占用数量最多降低50％，极大的节约了管脚数量，并提升了组内dq间的串扰。
附图说明
16.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
17.图1为现有技术内存管脚排布示意图；
18.图2为现有技术改进后的内存管脚排布示意图；
19.图3为本发明提供的内存管脚排布的方法的实施例的示意图；
20.图4为本发明实施例的内存管脚排布示意图；
21.图5为多组最小排布的示意图；
22.图6为多组最小排布的另一示意图；
23.图7为本发明实施例中最优的多组最小排布示意图；
24.图8为本发明提供的内存管脚排布的系统的实施例的示意图；
25.图9为本发明提供的内存管脚排布的计算机设备的实施例的硬件结构示意图；
26.图10为本发明提供的内存管脚排布的计算机存储介质的实施例的示意图。
具体实施方式
27.为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
28.需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
29.本发明实施例的第一个方面，提出了一种内存管脚排布的方法的实施例。图3示出的是本发明提供的内存管脚排布的方法的实施例的示意图。
30.如图3所示，本发明实施例包括如下步骤：
31.s1、在管脚阵列中选定包含第一数量行第二数量列管脚的中心对称六边形以形成最小排布，并将所述六边形从里到外分为三层；
32.s2、将所述六边形最外一层的管脚和最内层行方向上的管脚设置为地管脚，将中间层的管脚和最内层列方向上的管脚设置为信号管脚；
33.s3、将所述最内层第二方向上的管脚所在列的信号管脚按照顺序设置成两组dqs管脚；以及
34.s4、将除所述两组dqs管脚之外的信号管脚设置成dq管脚。
35.图4是本发明实施例的内存管脚排布示意图，根据图4对本发明实施例进行说明。
36.在管脚阵列中选定包含第一数量行第二数量列管脚的中心对称六边形以形成最小排布，并将所述六边形从里到外分为三层。
37.在管脚阵列中选定11行7列，行管脚数量从上到下依次为1，2，3，4，3，4，3，4，3，2，1；列管脚数量从左到右依次为3，4，5，6，5，4，3，形成一个包含30个管脚pin的六边形，该六边形为中心对称图形，从里到外共分为三层。
38.将所述六边形最外一层的管脚和最内层行方向上的管脚设置为地管脚，将中间层的管脚和最内层列方向上的管脚设置为信号管脚。
39.该六边形的最外一层16个管脚全部定义为地管脚；次外层10个管脚全部定义为信号管脚；最里层4个管脚上下2个定义为信号管脚，左右2个定义为地管脚。
40.将所述最内层第二方向上的管脚所在列的信号管脚按照顺序设置成两组dqs管脚。
41.在一些实施方式中，所述将所述最内层列方向上的管脚所在列的信号管脚按照顺序设置成两组dqs管脚包括：按照列方向将第一和第二个信号管脚设置成第一组dqs管脚的第一管脚和第二管脚，并将第三和第四个信号管脚设置成第二组dqs管脚的第一管脚和第二管脚。
42.在所有的信号管脚中，第4列的第2，3管脚定义为dqs1+和-，第4列的第4，5管脚定
义为dqs2+和-。
43.将除所述两组dqs管脚之外的信号管脚设置成dq管脚。
44.在一些实施方式中，所述将除所述两组dqs管脚之外的信号管脚设置成dq管脚包括：将位于所述两组dqs管脚第一侧的信号管脚设置成第一组dq管脚，将位于所述两组dqs管脚第二侧的信号管脚设置成第二组dq管脚。
45.dqs左侧4个信号管脚分别定义为dq1-dq4，dq1-dq4可以相互交换；dqs右侧4个信号管脚分别定义为dq5-dq8，dq5-dq8也可以相互交换。
46.在一些实施方式中，所述方法还包括：按照管脚的排布需求将所述六边形最外一层的对应管脚进行共用以形成多组最小排布。
47.上述所定义的为本发明的最小排布，如有多组ddr byte需要排布，可依据最小排布进行扩展排布，例如1*4的排布或者2*2的排布分别如图5和图6，具体可依据实际芯片管脚空间灵活调整。
48.本发明实施例的外圈gnd pin将本byte的12个信号与其他byte完全隔离，极大的减小了byte间串扰；byte内部每一个dq信号周围都有3-4个gnd pin，保证了信号良好回流；byte内部每一个dq信号周围至多有两个dq管脚干扰，相比上面提到的传统排布方式的5个管脚干扰，优势明显；与dqs pin相邻的dq3，4，5，6，均位于dqs+/-pin的中间，此处+/-pin的磁力线相消，是串扰的最薄弱点；本发明单组byte一共30个pin，信号：地＝12：18，和上述改良后的传统方案一致；但本发明具备可扩展性，byte组数越多，管脚利用率越高。图7为本发明实施例中的最优扩展结构，如图7所示，最优扩展结构可达信号：地＝84:64，仅比传统方案的12：8(84：56)略高14％，低于传统改良方案12：18(84：126)近50％；同时极大的优化了串扰。
49.需要特别指出的是，上述内存管脚排布的方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于内存管脚排布的方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在实施例之上。
50.基于上述目的，本发明实施例的第二个方面，提出了一种内存管脚排布的系统。如图8所示，系统200包括如下模块：选择模块，配置用于在管脚阵列中选定包含第一数量行第二数量列管脚的中心对称六边形以形成最小排布，并将所述六边形从里到外分为三层；第一设置模块，配置用于将所述六边形最外一层的管脚和最内层行方向上的管脚设置为地管脚，将中间层的管脚和最内层列方向上的管脚设置为信号管脚；第二设置模块，配置用于将所述最内层第二方向上的管脚所在列的信号管脚按照顺序设置成两组dqs管脚；以及第三设置模块，配置用于将除所述两组dqs管脚之外的信号管脚设置成dq管脚。
51.在一些实施方式中，所述第二设置模块配置用于：按照列方向将第一和第二个信号管脚设置成第一组dqs管脚的第一管脚和第二管脚，并将第三和第四个信号管脚设置成第二组dqs管脚的第一管脚和第二管脚。
52.在一些实施方式中，所述第三设置模块配置用于：将位于所述两组dqs管脚第一侧的信号管脚设置成第一组dq管脚，将位于所述两组dqs管脚第二侧的信号管脚设置成第二组dq管脚。
53.在一些实施方式中，所述系统还包括排布模块，配置用于：按照管脚的排布需求将所述六边形最外一层的对应管脚进行共用以形成多组最小排布。
54.基于上述目的，本发明实施例的第三个方面，提出了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行以实现如下步骤：s1、在管脚阵列中选定包含第一数量行第二数量列管脚的中心对称六边形以形成最小排布，并将所述六边形从里到外分为三层；s2、将所述六边形最外一层的管脚和最内层行方向上的管脚设置为地管脚，将中间层的管脚和最内层列方向上的管脚设置为信号管脚；s3、将所述最内层第二方向上的管脚所在列的信号管脚按照顺序设置成两组dqs管脚；以及s4、将除所述两组dqs管脚之外的信号管脚设置成dq管脚。
55.在一些实施方式中，所述将所述最内层列方向上的管脚所在列的信号管脚按照顺序设置成两组dqs管脚包括：按照列方向将第一和第二个信号管脚设置成第一组dqs管脚的第一管脚和第二管脚，并将第三和第四个信号管脚设置成第二组dqs管脚的第一管脚和第二管脚。
56.在一些实施方式中，所述将除所述两组dqs管脚之外的信号管脚设置成dq管脚包括：将位于所述两组dqs管脚第一侧的信号管脚设置成第一组dq管脚，将位于所述两组dqs管脚第二侧的信号管脚设置成第二组dq管脚。
57.在一些实施方式中，所述步骤还包括：按照管脚的排布需求将所述六边形最外一层的对应管脚进行共用以形成多组最小排布。
58.如图9所示，为本发明提供的上述内存管脚排布的计算机设备的一个实施例的硬件结构示意图。
59.以如图9所示的装置为例，在该装置中包括一个处理器301以及一个存储器302。
60.处理器301和存储器302可以通过总线或者其他方式连接，图9中以通过总线连接为例。
61.存储器302作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本技术实施例中的内存管脚排布的方法对应的程序指令/模块。处理器301通过运行存储在存储器302中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现内存管脚排布的方法。
62.存储器302可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据内存管脚排布的方法的使用所创建的数据等。此外，存储器302可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器302可选包括相对于处理器301远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
63.一个或者多个内存管脚排布的方法对应的计算机指令303存储在存储器302中，当被处理器301执行时，执行上述任意方法实施例中的内存管脚排布的方法。
64.执行上述内存管脚排布的方法的计算机设备的任何一个实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
65.本发明还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时执行内存管脚排布的方法的计算机程序。
66.如图10所示，为本发明提供的上述内存管脚排布的计算机存储介质的一个实施例
的示意图。以如图10所示的计算机存储介质为例，计算机可读存储介质401存储有被处理器执行时执行如上方法的计算机程序402。
67.最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，内存管脚排布的方法的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(rom)或随机存储记忆体(ram)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
68.以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
69.应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
70.上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
71.本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
72.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。