技术特征：
1.一种用于提供具有可编程交织粒度的可扩展地址解码方案的装置，所述装置包括：配置器逻辑电路系统，用于确定针对耦合到处理器的插槽的多个设备的交织粒度和地址范围大小；存储器，用于存储用于耦合到所述处理器的所述插槽的所述多个设备中的两个或更多个设备的单个系统地址解码器sad规则；其中指向来自所述多个设备中的第一设备的存储器访问事务用于根据所述sad规则被路由到所述第一设备。2.如权利要求1所述的装置，其中所述配置器逻辑电路系统用于根据来自以下各项中的一项的信息进行操作：基本输入输出系统(bios)、统一可扩展固件接口(uefi)、选项只读存储器(选项rom)和底板管理控制器(bmc)固件。3.如权利要求1所述的装置，其中所述多个设备中的至少一个包括以下各项中的一项：计算快速链路(cxl)类型-2设备、外围组件互连快速(pcie)设备、超路径互连(upi)设备、gen-z结构/协议设备、开放一致性加速器处理器接口(opencapi)设备、用于加速器的缓存一致性互连(ccix)设备、链路(nvlink
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)设备和超传输
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互连设备。4.如权利要求1所述的装置，其中指向所述第一设备的所述存储器访问事务用于响应于根据所述sad规则的查找而被路由到与所述第一设备相关联的输入-输出(io)端口。5.如权利要求1所述的装置，包括发现逻辑电路系统，用于确定耦合到所述处理器的所述插槽的所述多个设备的大小和数量。6.如权利要求5所述的装置，其中所述发现逻辑电路系统用于将所确定的大小和数量存储在多个寄存器中，其中所述多个寄存器能够由所述配置器逻辑电路系统访问。7.如权利要求1所述的装置，包括发现逻辑电路系统，用于在引导时或在运行时期间确定耦合到所述处理器的所述插槽的所述多个设备的大小和数量。8.如权利要求7所述的装置，其中所述发现逻辑电路系统用于在运行时期间使用系统管理模式(smm)确定耦合到所述处理器的所述插槽耦合的所述多个设备的大小和数量。9.如权利要求1所述的装置，其中所述配置器逻辑电路系统用于基于来自所述多个设备中的最大大小的设备的大小来确定所述交织粒度。10.如权利要求1所述的装置，其中所述配置器逻辑电路系统用于基于来自所述多个设备中的最大大小的设备的大小来确定所述交织粒度，其中所确定的大小被填充到下一2的幂大小。11.如权利要求1所述的装置，其中所述配置器逻辑电路系统用于基于所述多个设备的交织粒度乘以数量来确定所述地址范围大小。12.如权利要求1所述的装置，其中所述多个设备经由交换机的一个或多个层次体系被耦合到处理器插槽。13.一种方法，包括：在配置器逻辑电路系统处确定针对耦合到处理器的插槽的多个设备的交织粒度和地址范围大小；将用于耦合到所述处理器的所述插槽的所述多个设备中的两个或更多个设备的单个系统地址解码器sad规则存储在存储器中；其中指向来自所述多个设备中的第一设备的存储器访问事务根据所述sad规则被路由
到所述第一设备。14.如权利要求13所述的方法，进一步包括引起所述配置器逻辑电路系统根据来自以下各项中的一项的信息进行操作：基本输入输出系统(bios)、统一可扩展固件接口(uefi)、选项只读存储器(选项rom)和底板管理控制器(bmc)固件。15.如权利要求13所述的方法，其中所述多个设备中的至少一个包括以下各项中的一项：计算快速链路(cxl)类型-2设备、外围组件互连快速(pcie)设备、超路径互连(upi)设备、gen-z结构/协议设备、开放一致性加速器处理器接口(opencapi)设备、用于加速器的缓存一致性互连(ccix)设备、链路(nvlink
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)设备和超传输
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互连设备。16.一种设备，包括用于执行如任一前述权利要求阐述的方法的装置。17.一种包括机器可读指令的机器可读存储装置，所述机器可读指令在被执行时，用于实现如任何前述权利要求中所述的方法或实现如任何前述权利要求中阐述的装置。
技术总结
描述了涉及利用可编程交织粒度的、用于计算快速链路
技术研发人员：A
受保护的技术使用者：英特尔公司
技术研发日：2022.08.16
技术公布日：2023/3/21