一种集成电路版图布线中满足最小面积约束的布线方法与流程

1.本发明涉及eda设计技术领域，具体涉及一种集成电路版图布线中满足最小面积约束的布线方法。


背景技术：

2.随着超大规模集成电路的快速发展及其广泛的应用以及芯片规模的增大和工艺需求的增加，eda工具成了芯片设计领域必不可少的辅助工具。在布线阶段，eda工具的首要目标是实现不同模块之间的连接关系。eda工具在实现连接关系的同时还需要满足设计规则，因为设计规则直接影响最后的芯片制造。
3.minarea约束就是众多设计规则之一，minarea又称为最小面积约束。集成电路版图布线中满足minarea约束的布线方法是指，在eda工具布线过程中，对由布线产生的金属线形成的图形和通孔中金属层的最小面积有约束的一种布线方式。minarea约束是图形生成时对图形大小的要求，而图形大小影响着芯片制造的良品率。光刻技术是将掩模版上的图形转移到基底的过程。衍射现象是光刻工艺无法避免的问题，当掩模图形尺寸接近光源波长时，就会产生衍射干涉现象。所以为了避免衍射现象，应该使用minarea约束限制图形的最小面积。


技术实现要素：

4.为了解决现有技术存在的不足，本发明的目的在于提供一种集成电路版图布线中满足最小面积约束的布线方法，减少布线结果中drc的数量。
5.为实现上述目的，本发明提供的集成电路版图布线中满足最小面积约束的布线方法，包括以下步骤：
6.1)获取布线参数，其中，所述布线参数，包括：各个布线层的最小面积约束；
7.2)确定待扩展结点队列；
8.3)从代价最小的结点出发，对所述待扩展结点队列中的结点依次扩展和确定代价值；
9.4)生成布线路径；
10.5)优化布线路径。
11.进一步地，所述步骤1)进一步包括，根据最小面积约束，计算最小长度约束，最小长度约束＝(minarea-1)/width+1，其中，minarea为最小面积约束，width为布线图形宽度。
12.进一步地，所述步骤3)中扩展当前结点的代价值的计算公式为：
13.扩展的代价值＝当前结点代价值+网格间距+额外代价值
14.其中，当前结点代价值的大小等于布线图形的最小长度约束或通孔宽度，额外代价值为0或等于(length-cost+avg_dist-1)/avg_dist*weight_preferred，其中，length等于最小长度约束，cost为打孔点的代价值，等于通孔宽度；如果当前层为水平层，avg_dist是当前层平均网格宽度，如果当前层为竖直层，avg_dist是平均网格高度；weight_
preferred为给定的固定值。
15.进一步地，当同层搜索扩展时，额外代价值恒为0。
16.进一步地，当结点为同层扩展时，当前结点代价值的大小等于布线图形的最小长度约束；当结点为打孔结点时，当前结点代价值等于通孔宽度。
17.进一步地，当跨层扩展时，如果结点的代价值大于或等于length，则额外代价值为0，如果结点的代价值小于length，则额外代价值等于(length-cost+avg_dist-1)/avg_dist*weight_preferred。
18.更进一步地，所述步骤5)进一步包括对违反最小面积约束的图形进行后处理：如果违反最小面积约束，则会扩宽图形面积，创建新图形之后再进行drc检查，如果满足drc规则，则保留新创建的图形。
19.为实现上述目的，本发明还提供一种电子设备，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的程序，所述处理器运行所述程序时执行上述的集成电路版图布线中满足最小面积约束的布线方法的步骤。
20.为实现上述目的，本发明还提供一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述的集成电路版图布线中满足最小面积约束的布线方法的步骤。
21.本发明的一种集成电路版图布线中满足最小面积约束的布线方法，与现有技术相比具有如下有益效果：
22.(1)约束金属块的大小，有助于提高芯片制造良率；
23.(2)支持针对小面积金属块的后处理，提高对布线空间的利用。
24.本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
25.附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
26.图1为根据本发明的集成电路版图布线中满足最小面积约束的布线方法流程图；
27.图2为根据本发明的布线图形参数示意图；
28.图3为布线过程示意图；
29.图4为布线优化示意图。
具体实施方式
30.下面将参照附图更详细地描述本发明的实施例。虽然附图中显示了本发明的某些实施例，然而应当理解的是，本发明可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本发明。应当理解的是，本发明的附图及实施例仅用于示例性作用，并非用于限制本发明的保护范围。
31.应当理解，本发明的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本发明的范围在此方面不受限制。
32.本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
33.需要注意，本发明中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
34.下面，将参考附图详细地说明本发明的实施例。
35.实施例1
36.图1为根据本发明的集成电路版图布线中满足最小面积约束的布线方法流程图，下面将参考图1，对本发明的集成电路版图布线中满足最小面积约束的布线方法进行详细描述。
37.在步骤101，获取布线参数。
38.本发明实施例中，通过eda工具中的初始化工艺约束模块读取布线参数，获得对于各个布线层的最小面积的约束，即，在工艺文件中读取最小图形面积约束值minarea，计算最小长度约束length＝(minarea-1)/width+1。
39.在步骤102，确定待扩展结点队列。
40.本发明实施例中，将需要连接的源点加入到待扩展结点的队列中，形成待扩展结点队列。
41.在步骤103，从代价最小的结点出发，对待扩展结点队列中的结点依次扩展和确定代价值。
42.本发明实施例中，首先，从待扩展结点队列中取出当前代价最小的结点，沿各方向扩展结点，其中，源点的代价值在大小上等于图形的最小长度约束。
43.若出现跨层探索，即打通孔时，该结点的代价值被设置为通孔宽度。
44.在同一层扩展时，代价值会累加，增加的值为网格的间距，即，扩展的代价值＝当前结点代价值+网格间距+额外代价值。当搜索过程中在同层探索，没有打通孔时，额外代价恒为0。当节点打孔时，会计算出由minarea约束带来的额外代价值并输出。此时，该扩展节点的代价值如果大于或等于length，则额外代价为0。如果该节点的代价值小于length，由以下公式计算出额外代价。
45.额外代价值＝(length-cost+avg_dist-1)/avg_dist*weight_preferred
46.式中，cost为打孔点的代价值，即为通孔宽度；如果当前层为水平层，avg_dist是当前层平均网格宽度，如果当前层为竖直层，avg_dist是平均网格高度；weight_preferred为给定的固定值。
47.在步骤104，生成布线路径。
48.本发明实施例中，根据步骤103中确定的代价值，生成布线路径。
49.在步骤105，优化布线路径。
50.本发明实施例中，对违反minarea约束的图形进行后处理：如果违反minarea约束，则会扩宽图形面积，创建新图形之后再进行drc检查，如果满足drc规则，则保留新创建的图形；如果不满足drc规则，则会将布线结果扩大。扩大的方法为生成一条新的wire覆盖原有
的wire。将面积扩大到满足drc规则。
51.实施例2
52.下面结合具体实施例2对于本发明的集成电路版图布线中满足最小面积约束的布线方法进行进一步详细说明。
53.根据步骤101，读取布线参数，读取工艺文件中的布线约束。布线工艺参数信息包括，待布线网的布线层层数、布线区域允许的最小线宽值width和允许最小的线到线间距值spacing，以及最小图形面积约束值minarea，其用来作为布线设计规则约束。
54.下面给出了可能用到的部分程序代码：
[0055][0056]
在工艺文件中读取最小图形面积的约束值minarea为0.225μm2。
[0057]
图2为根据本发明的布线图形参数示意图，其中width为0.005μm，根据最小长度约束length的计算公式可计算出最小长度约束length为0.044μm。
[0058]
根据步骤102和103，进行路径搜索，即，确定待扩展结点队列，从代价最小的结点出发，对待扩展结点队列中的结点依次扩展和确定代价值。
[0059]
由图3(a)可以看出，需要连接m1层和m3层上的图形，如果按照图3(a)中的走线方式，m2层生成的路径长度length1小于长度约束0.044μm，会产生一个较大的额外代价。所以实际上会生成路径，如图3(b)所示，其中该路径长度length2大于长度约束。
[0060]
根据步骤104，生成布线路径。
[0061]
根据步骤105，优化布线路径，判断是否违反minarea约束，并进行后处理。如果违反minarea约束，则会扩宽图形面积，如图4所示，并将布线的结果进行drc检查，如果没有违反规则，则会将后处理之后的结果保留下来。
[0062]
利用本发明的一种集成电路版图布线中满足最小面积约束的布线方法，布线后产生的金属线形成的图形和通孔中金属层的面积都满足minarea约束。另外，本发明的布线方法在布线过程中对于布线产生的金属线形成的图形和通孔中金属层进行判断，当跨层探索时会判断该图形当前面积的大小，该面积值小于本层的面积约束值时，为该探索点增加一个较大的代价，从而在最终的布线结果中有效的减少drc的数量。
[0063]
本发明在产生初始解之后，对不满足minarea约束的图形进行后处理，处理方法是扩宽图形面积，从而优化最终的布线结果。
[0064]
实施例3
[0065]
本发明实施例还提供了一种电子设备，包括存储器和处理器，存储器上储存有在处理器上运行的程序，处理器运行所述程序时执行上述集成电路版图布线中满足最小面积约束的布线方法的步骤。所述集成电路版图布线中满足最小面积约束的布线方法参见前述部分的介绍，不再赘述。
[0066]
实施例4
[0067]
本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机指令，所述
计算机指令运行时执行上述的集成电路版图布线中满足最小面积约束的布线方法的步骤，所述集成电路版图布线中满足最小面积约束的布线方法参见前述部分的介绍，不再赘述。
[0068]
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。