专利名称：数字集成电路的制作方法
技术领域：
本发明是关于一种数字集成电路，特别是(但不是唯独的)关于加法电路中用的一种先行进位电路。
T.KilburnD.B.G.Edwards和D.Aspinall写的在1960年3月1日的电气工程师协会年会上宣读，于1960年11月出版的会刊第573至584页上刊登的题为“采用饱和晶体管快速进位电路的并行运算器”的第3302M号文件中公开了一种在本技术领域中以曼彻斯特链知名的并行运算器。曼彻斯特链是周知的一种并行加法器，在这种并行加法器中，两个数相加是逐位地在一系列并行级中进行的。当逐级将这些数相加时，产生进位时得把进位转到有效性更高的下一级中并将其包括在加法运算中。这种并行加法器的缺点是运算速度较慢，这是因为信号处理时间与级数的平方成正比而使进位信号波动的缘故。此外曼彻斯特链的进位输出是不对称的，因而需用对称进位信号时就需要有第二个互补加法器。
N.H.E.Weste和K.Eshraghian著的由Addison-Wesley出版公司出版的《互补金属氧化物半导体超大规模集成电路设计原理-系统展望》一书的第169至171页公开了一种级联电压开关逻辑(CVSL)。CVSL是一种要求真信号和补码信号的对称信号以便按规定路线发送到各门上的差分式逻辑。为了能够同时产生这些信号，配备了两个互补性NMOS(n沟道金属氧化物半导体器件)开关装置并将其连接到一对交叉耦合的PMOS(p沟道金属氧化物半导体器件)加速晶体管。PMOS的各加速区上加上正反馈使各栅转换。
将CVSL改装，使其具有共阴-共栅连接交叉耦合的NMOS-PMOS负荷而不具有交叉耦合PMOS加速晶体管，并将NMOS器件的栅极连接到一参考电压上，可得出不同的电气性能，因而使转换时间短得多。这种经改装的具有共阴-共栅连接的交叉耦合NMOS-PMOS负荷的逻辑电路我们称之为差分分离电平(DSL)逻辑电路。
将这种开关装置制成复式的以提供真信号和补码信号具有这样的缺点，即对各电路进行集成化时，由于需要提供复式电路，因而各逻辑级需要有较大的芯片面积。如能节省芯片面积，就可在一个芯片中设置较多的逻辑级。
本发明的一个目的是简化数字集成电路的结构，和提高数字集成电路的运算速度。
根据本发明的一个方面，本发明提供的一种先行进位电路包括一进位转移级和一具有连接到该进位转移级的对称输出端的逻辑网络，进位转移级包括第一和第二有源开关元件，各有源开关元件包括第一、第二和第三端子，开关元件的第一端子是为接收来自前一个先行进位电路的互补输入进位信号进行连接的，各第二端子连接在一起形成公共节点，第三端子则连接到逻辑网络的各输出端，各负荷电路连接到第三端子上以提供对称输出进位信号;而且逻辑网络包括n组开关元件，其中n为2或大于2的整数，各组开关元件包括第一、第二和第三有源开关元件，每个开关元件具有第一、第二和第三端子，第一开关元件的第二端子与第二开关元件的第三端子连接到逻辑网络的各输出端，第一开关元件的第三端子、第二开关元件的第二端子和第三开关元件的第三端子连接到一内节点上，第一组的第三开关元件的第二端子连接到所述公共节点上，第二至第n组的第三开关元件的第二端子连接到紧挨前一组的内节点上，第n组中的节点耦合到电源电压线上，各组开关元件响应待相加两个数的相应有效的两位Ai、Bi的逻辑相加过程，得出的逻辑结果Ai＊Bi被加到第一开关元件的第一端子上，逻辑结果Ai+Bi被加到第二开关元件的第一端子上，逻辑结果Ai
Bi被加到第三开关元件的第一端子上。
逻辑网络能为进位转移级提供对称输出而无需有第二个互补逻辑网络，而许多已知的加法器电路的特点之一即具有第二个互补逻辑网络。因此，有源开关元件的数目就比已知电路的少，从而可以节省芯片面积和省电。此外逻辑级的各对称输出是这样的输出，即它们形成实现进位转移级不同功能的适当输入，这可为简化制造过程或提高运算速度而使其达到最佳情况。
必要时逻辑网络的有源开关元件可包含NMOS晶体管。
进位转移级的第一和第二有源开关元件系作为长尾对连接到公共节点上的，这意味着当进位信号极性变换时公共节点的电压基本上不变。在逻辑网络的第三有源开关元件导通的情况下，输入进位信号极性的变化基本上同时反映在输出进位信号上，同时内节点的电压没有任何变化，从而既节省时间又提高运算速度。
在本发明的一个实施例中，进位转移级的第一和第二有源开关元件包括若干作为长尾对连接的双极晶体管，该长尾对使该级以大于本发明另一个包括NMOS晶体管的开关元件实施例情况下的EDL(发射极耦合逻辑)的逻辑速度工作。但制造全MOS芯片比在同一个集成电路中装设双极和MOS晶体管容易。
作为制造简单和运算快速的折衷方案，进位转移级的另一个实施例是由包含第一和第二共阴-共栅连接的PMOS和NMOS晶体管的负荷电路实施的。各NMOS晶体管的栅极保持在1/2VDD+Vtn数量级的参考电压值，其中Vtn是NMOS晶体管的阈电压。各PMOS晶体管的栅极系交叉耦合。诸NMOS晶体管的作用和分离晶体管的作用一样，且通过使它们的栅极保持在某一参考电压下而起作用。比起不含有NMOS分离晶体管的逻辑转换级来，进位信号极性变换过程中所产生的电压变化较小，因而运算速度较快。
现在参看附图通过举例的方式介绍本发明的内容。附图中
图1是一种包括逻辑网络和进位转移级的先行进位电路的一个实施例的原理电路图;
图2和图3例示了适宜与图1所示的逻辑网络配用的另一种进位转移级;
图4是另一个采用进位转移级的动态分离电平逻辑的先行进位电路实施例的电路简图;
图5例示了包含交叉耦合PMOS晶体管的进位转移级。
附图中，用相同的标号表示相应的元件。
图1例示了多个与用以将两个字长为例如，32位的字A和B各相应有效的四位加在一起的各加法器关联的先行进位电路中的一个电路。每个先行进位电路可以看作是由两部分组成的。第一部分包括一逻辑网络10，逻辑网络10由四个串联连接且按NMOS技术付诸实施的半加法器构成。第二部分包括一按双极技术付诸实施的进位转移级12。
参看逻辑网络10，成对的输入信号An和Bn至An+3和Bn+3系加到类似的逻辑部件14、16、18和20上，每个逻辑部件含有一“与”门22、一“或非”门24和一“异”门26。各“与”门22的输出端连接到“产生”载波的NMOS晶体管Gn至Gn+3的栅极上。各“或非”门24的输出端连接到“消除”载波的NMOS晶体管Kn至Kn+3的栅极上。最后，各“异”门26的输出端连接到“传播”载波的NMOS晶体管Pn至Pn+3的栅极上。
各对NMOS晶体管Gn，Kn至Gn+3，Kn+3的源极-漏极通路系串联连接，且四对串联连接的晶体管并联连接在进位逻辑线路28与30之间。这些线路28和30系耦合到进位转移级12上，在进位转移级12中，它们通过各2千欧负荷电阻器32、34连接到5伏的电源电压线路36上。NMOS晶体管Pn至Pn+3的源极-漏极通路系串联连接。晶体管Pn的漏极连接到进位转移级12中的节点38上。成对晶体管Kn，Gn;Kn+1，Gn+1和Kn+2，Gn+2的源极-漏极通路的公共接头连接到成对晶体管Pn，Pn+1;Pn+1，Pn+2;和Pn+2，Pn+3的源极-漏极通路的公共接头上形成内节点40、42和44。晶体管Pn+3的源极连接到晶体管Kn+3，Gn+3，的源极-漏极通路的公共接头上形成内节点46。200微安恒流源48连接在节点46与处于零伏的电压供应线50之间。图示线路的逻辑网络10与周知的曼彻斯特链电路相似，只是图示线路的外部接线与其不同，值得注意的是，节点46是经由电流源48连接到线路50上的，从而使进位信号无波动。此外网络10还能在线路28和30上产生对称的逻辑状态。
进位转移级12包括作为长尾对连接的NPN型晶体管52、54，晶体管52、54的发射极连接到节点38上。晶体管52、54的集电极连接到相应的负荷电阻器32、34上。来自上一个先行进位电路的进位信号Cn-1和Cn-1分别加到晶体管52、54的基极上。下一个更高级的先行进位电路的进位信号Cn+3和Cn+3分别获自晶体管52、54的集电极电路。NPN晶体管52、54作为长尾对的连接使节点38处的电压无论这些晶体管哪一个导通时都保持恒定。但节点38处电压的绝对值可按半加法器的逻辑状况而变化。举例说，若所有传播晶体管Pn至Pn+3都导通，则节点38处的电压会小于VDD-Vj，而当这些晶体管Pn至Pn+3中任何一个的电压大于VDD-Vj因而促使晶体管52、54因缺乏电流而不导通时则不会有上述情况。
在运算过程中，字A和B是逐位加到与各级有关的逻辑部件14至20的各对输入端上的。当Ai＊Bi＝1时，“与”门22的输出端为高电位若Ai+Bi＝1时，则“或非”门24的输出端为高电位，而当Ai
Bi＝1时，“异”门26的输出端为高电位。
各先行进位电路得确定在将来自下一个较低级的进位信号转移到下一个较高级的先行进位电路之前是否需要改变该进位信号的状态，以便改变进位信号的状态，然后由半加法器根据各输入信号改变各NMOS晶体管的导通情况。
因此在象接通之类无信号的情况下，则Cn-1为高电位，Cn-1为低电位，各NPN晶体管由于电流不足而截止，晶体管Kn至Kn+3则会导通。晶体管52的集电极因晶体管Kn至Kn+3导通而处于低电位，同时晶体管54的集电极处于高电位，于是Cn+3会变低，Cn+3会变高。
在所有晶体管Pn至Pn+3都导通的情况下，节点38上的电压小于VDD-Vj，但晶体管52、54的导通/截止情况取决于来自上一个先行进位级的进位信号的逻辑状态。在此情况下，若Cn-1和Cn-1的极性发生变化，则内节点40至46的电位不会发生变化。
在一个或一个以上的传播晶体管Pn至Pn+3处于不导通的情况下，则晶体管52、54由于缺电流而截止，且由晶体管Gn至Gn+3和Kn至Kn+3确定进位信号和进位信号的值。为举例说明这种情况，假设研究的对象是最高有效位半加法器并假设An+3和Bn+3的值相等，即都为“1”或都为“0”，则当晶体管Gn+3或Kn+3导通时，另一个晶体管Kn+3或Gn+3必然截止。当两输入端都为“1”时，则Gn+3导通，促使Cn+3变为低电位，而Cn+3变为高电位。当两输入端都为“0”时则情况相反。
一般来说，若连接到节点38上的一个或一个以上的传播晶体管Pn+3至Pn导通从而形成从节点38起的低阻抗通路，则先行进位电路的输出由下一个其传播晶体管截止的较低级的半加法器确定。这可以从逻辑上推断出来，因为为使某一个传播晶体管导通，应使加到半加法器两输入之一的输入变高电位，因此，若加到上一个半加法器的两输入都为“1”，则会产生进到下一个较高级的先行进位电路的进位，或者反过来若加到上一个半加法器的输入都为“0”，则不会有加到下一个较高级先行进位电路的进位。
在图1所示线路布局的情况下，进位信号传播得较快，因为它不受波动的影响，而波动正是已知曼彻斯特链的一个方面。此外通过将先行进位电路逻辑网络的半加法器连接在节点38与电流源48之间，也可使电路电阻因处理过程中的变化、温度的波动和电压的变化所引起的种种变化对电路工作的影响可以忽略不计。
所例示的电路适宜与PMOS和PNP晶体管配用，但这会使信号处理时间比采用NMOS和NPN晶体管时更长。
图2和图3例示了进位转移级12的两个变型，在该变型中，NPN晶体管52、54是被作为长尾对连接的NMOS晶体管56、58所代替。和图1相比较，所例示的电路会较慢，因为众所周知，CMOS逻辑电路要比发射极耦合逻辑电路慢。
必要时，图1和图2中的固定电阻器32、34可作为其栅极和源极短接在一起的耗尽型NMOS元件60、62(图3)而付诸实施。
图4例示了在进位转移级12中采用动态分离电平逻辑的先行进位电路。欧洲专利说明书0149275Al(PHN10.885)公开了一种动态分离电平逻辑，这是一种通过减少线路28、30上的逻辑状态对称变化时所产生的电压摆动来提高CMOS逻辑电路的转换速度的方法。
图4中，逻辑网络10的电路是与图1所示的一样，因此为简明起见，这里不再赘述。但应该注意的是，节点46是直接连接到电压供应线50上的。
进位转移级12包括PMOS晶体管64 6，它们的源极-漏极通路分别与NMOS晶体管68、70的源极-漏极通路串联连接。各共阴-共栅组合体64、68和66、70分别连接在电源电压线36与进位逻辑线路28、30之间。PMOS晶体管64、66的栅极分别交叉耦合到线路30、28上。NMOS晶体管68、70(在欧洲专利说明书0149275A1中称之为分离晶体管)的栅极连接到电压为1/2VDD+Vtn的参考电压源(图中未示出)，其中Vtn为NMOS晶体管的阈电压。
NMOS晶体管72、74的源极-漏极通路串联连接在线路28和30之间。这些晶体管72、74的源极-漏极通路的接合点形成节点38，NMOS晶体管Pn的源极-漏极通路的一端即连接到节点38上。来自上一个先行进位电路(图中未示出)的进位信号Cn-1和Cn-1被加到NMOS晶体管72、74的栅极。进位输出Cn+3、Cn+3获自处在串联连接的晶体管64、68与66、70的公共通路上的节点76、78。
工作时，即使来自上一个先行进位电路的进位Cn-1、Cn-1发生变化，节点38处的电压也维持不变，因而各输出仍然对称。但节点38处的电压可能会变化，这视待相加的二进制位A、B的二进制值而定。举例说，若晶体管Pn至Pn+3导通，则尽管节点38处于VSS(即线路50的电压)，节点76、78处的逻辑状态也会与来自上一个先行进位级的相应信号一样。但在内节点电位不变的情况下，Cn-1、Cn-1极性的任何变化将反映在输出Cn+3、Cn+3上。
举例说，若Cn-1由于NMOS晶体管74导通而为高电位，而Cn-1由于NMOS晶体管72截止而为低电位，则PMOS晶体管64的栅-源电压会变为高电位从而促使晶体管64导通。由于NMOS晶体管68的阻抗高，因而节点76会处于大约为VDD的电压上，于是Cn+3会呈高电位。相反，PMOS晶体管的栅极会处在大约2.5伏的电压上，促使该晶体管略为导通，NMOS晶体管70的栅-源电压会处在大约3.5伏的值上，促使晶体管70导通，从而使节点78进而使Cn+3变为低电位，(300毫伏左右)。
万一线路28变低，线路30变高而表明没有进至下一个先行进位级的进位信号，则PMOS晶体管66会导通，促使节点78变高电位，从而使Cn+31为高电位。PMOS晶体管64会稍微导通，NMOS晶体管68会导通，促使节点76变低，从而使Cn+3变低。
当线路30变低，线路28变高时，则会发生相反的情况。
图5例示了图4中所示电路部件12的一个变型。这里的区别在于，取消了NMOS分离晶体管68、70。这样做的结果是，PMOS晶体管64、66栅极上的电压摆动更大，这是因为在节点76、78处的电容充放电需要时间的缘故。
与图5比较，图4电路中设有NMOS(分离)晶体管68、70具有的好处是减少了线路28、30上的电压摆动，并且导通着的PMOS晶体管64、66因分离晶体管68或70形成高阻抗而防止与线路28或30的接合点再次被充电，同时截止PMOS晶体管66或64并不完全处于截止状态，于是“不导通”的晶体管实际上已为应经由分离晶体管70或68充电的节点78或76作好了充电准备。
权利要求
1.一种先行进位电路，其特征在于，该先行进位电路包括一进位转移级和一具有连接到该进位转移级的对称输出端的逻辑网络，所述进位转移级包括第一和第二有源开关元件，每个有源开关元件包括第一、第二和第三端子，开关元件的第一端子是为接收来自前一个先行进位电路的互补输入进位信号进行连接的、各第二端子被连接在一起形成公共节点，第三端子则连接到逻辑网络的各输出端，各负荷电路连接到第三端子以提供对称输出进位信号；而且所述逻辑网络包括n组开关元件，其中n为2或大于2的整数，每组开关元件包括第一、第二和第三有源开关元件，每个开关元件具有第一、第二和第三端子，第一开关元件的第二端子与第二开关元件的第三端子被连接到逻辑网络的各输出端，第一开关元件的第三端子、第二开关元件的第二端子和第三开关元件的第三端子被连接到一个内节点上，第一组的第三开关元件的第二端子连接到所述公共节点，第二至第n组的第三开关元件的第二端子连接到紧挨前一组的内节点上，第n组中的节点耦合到电源电压线上，各组开关元件响应待相加两个数的相应有效的两位Ai、Bi的逻辑加法，得出的逻辑结果Ai＊Bi=1加到第一开关元件的第一端子上，逻辑结果Ai+Bi=1加到第二开关元件的第一端子上，而逻辑结果Ai Bi=1加到第三开关元件的第一端子上。
2.如权利要求1所述的电路，其特征在于，所述逻辑网络的第一、第二和第三开关元件包含若干NMOS晶体管。
3.如权利要求1或2所述的电路，其特征在于，所述进位转移级的第一和第二有源开关元件包括若干其发射极连接到公共节点的双极晶体管。
4.如权利要求1或2所述的电路，其特征在于，第一和第二有源开关元件包括若干其源极连接到所述公共节点的NMOS晶体管。
5.如权利要求3或4所述的电路，其特征在于，各负荷电路是阻性的，且输出进位信号系获自第一和第二有源开关元件的第三端子。
6.如权利要求3、4或5所述的电路，其特征在于，有一恒流源将第n组中的内节点连接到所述电源电压线上。
7.如权利要求4所述的电路，其特征在于，所述进位转移级的各负荷电路包括相应的第一和第二PMOS晶体管，这些晶体管的源极-漏极通路连接在第一和第二开关元件各第三端子与另一电压供应线路之间;且其中第一和第二PMOS晶体管的栅极交叉耦合到所述第二和第一有源开关元件的第三端子上。
8.如权利要求4所述的电路，其特征在于，所述进位转移级的各负荷电路包括相应的第一和第二共阴-共栅极连接的PMOS和NMOS晶体管，这些晶体管连接在第一和第二有源开关元件各自的第三端子与另一电源电压线路之间，负荷电路的所述第一和第二NMOS晶体管的栅极连接到一参考电压源，第一和第二PMOS晶体管的栅极被交叉耦合到第二和第一有源开关元件的第三端子上，且其中各对称输出进位信号系获自所述PMOS和NMOS晶体管一公共接头上。
9.一种先行进位电路，其特征在于，该电路系制造和配置得使其大致上按前面参照附图并示于附图中所述那样工作。
全文摘要
由进位转移级和逻辑网络构成的先行进位数字集成电路。级12不为网络10所改变时便转移进位。网络10包括两或多个顺次连在级12的共节点38与供电线50之间的半加器。各半加器包括第一、第二和第三有源开关元件Ki，Gi和Pi。Pi串接在38与50之间。Ki和Gi串接且其共接点连到相关的Pi与下一Pi或至50的接头的共接点上。Ki和Gi的相应自由端构成10的对称输出端。Ki，Gi和Pi分别按Ai*Bi＝1，Ai+Bi＝1和Ai
文档编号G06F7/508GK1032985SQ8810755
公开日1989年5月17日 申请日期1988年10月31日 优先权日1987年11月2日
发明者伯纳达斯·亨利卡斯·约瑟夫·科奈利森 申请人:菲利浦光灯制造公司