基于e1/t1电路的物理交换系统的制作方法

文档序号:7730962
专利名称:基于e1/t1电路的物理交换系统的制作方法
技术领域
本实用新型涉及网络交换技术领域的一种物理层交换系统,具体涉及一种基于 E1/T1通信线路的物理层交换系统。
背景技术
现有交换技术一般都是指OSI模型(开放式系统互联参考模型)中二层以上的交 换,而第一层即物理层的交换却很少涉及。但是,在某些环境中,我们迫切需要物理交换机 来提高工作的自动化程度或者实现对多个设备的实时监控,如某些实验室的实验设备可能 需要频繁地在不同的终端上进行连接和控制,使用物理交换机就可以自动的完成连接,而 不再需要采用低效率的人工插拔接口的方式进行操作。如图1所示即是物理交换机的一种 典型的应用示例。E1/T1是基于PCM脉宽调制技术的时分复用的数字通信技术标准,其中,El采 用PCM30/32帧结构,其数据速率为2. 048Mbps,而Tl采用PCM24帧结构,其数据速率为 1.544Mbps。采用E1/T1通信标准就可以实现以上所述的物理交换机。目前通用的物理交 换机在工作时,首先是对E1/T1接口收到的信号按E1/T1的帧格式进行解析,查找相应输出 端口,然后重新将数据打包封装后发送出去,这样的操作会带来如下缺点信号交换的延时 非常大,达到毫秒级以上,在时延敏感的环境中不太适用;控制模块的数据处理过程复杂, 必须选用成本较高的设备进行系统设计;交换配置过程复杂,交换系统设备易用性不好; 并且现有的E1/T1交换系统设备接口数目较少,扩展性不好,而且使用成本较高,以MRV公 司的最大系统NC316-288为例,它的最大接口数目仅为288个,而且它是机框(chassis)形 式的,扩展性和使用方便性方面不足,在接口数目更多的环境中也不适用。

实用新型内容本实用新型的目的在于提出一种基于E1/T1电路的物理交换系统,其可实现 512 X 512路E1/T1信号的交换,且信号交换迅速,扩展性良好,从而可克服现有技术中的不 足。为实现上述发明目的,本实用新型采用了如下技术方案一种基于E1/T1电路的物理交换系统,其特征在于,该系统包括主交换系统以及 复数个独立从交换系统,各从交换系统分别或同时与主交换系统自由连接,主交换系统与 一工作站终端连接,且每个从交换系统拥有最多64路E1/T1信号接口,从交换系统接收来 自E1/T1信号接口的信号,并将信号以时分复用的方式传输给主交换系统,同时,从交换系 统接收来自主交换系统的输出信号,并按信号中的通道号信息,将信号分成最多64路El/ Tl信号由E1/T1信号接口发送出去。具体而言,所述主交换系统包括一处理器单元,该处理器单元通过一主交换/控 制逻辑单元与至少一个主从模块连接单元连接,该主从模块连接单元与从交换系统连接。所述主交换系统还包括存储单元、时钟模块及电源模块,该存储单元、时钟模块和
3电源模块分别与处理器单元连接。所述主交换/控制逻辑单元为一 FPGA,该FPGA内设置交换配置表,该交换配置表 包括一活动表,用于当前数据交换用;一备份表,用于配置更改和交换配置表的备份;该活动表和备份表可相互切换,且其切换动作可在一个内部时钟周期内完成。所述从交换设备包括一 FPGA、一主从模块连接器、一时钟模块、一电源模块及最多 64路E1/T1信号接口,FPGA通过主从模块连接器与主交换系统连接,各E1/T1信号接口与 FPGA连接。所述从交换设备在采集由E1/T1信号接口输入的信号时,其FPGA中的数据采样逻 辑中使用内部时钟同时采样E1/T1时钟和数据信号,并根据E1/T1时钟信号的采样结果来 决定采样E1/T1数据信号的时刻,上述E1/T1时钟和数据信号的频率低于内部时钟的频率。所述从交换设备中设有一时钟校正电路,该时钟校正电路包括一弹性缓冲器,该 弹性缓冲器设置在从交换系统的数据输出逻辑部分,待输出的数据先写到该弹性缓冲器 内,然后以输出时钟的上升沿做使能信号将数据读出,并按照E1/T1的标准将数据和时钟 发出ο所述从交换设备的数量在8个以下。针对现有技术中的问题,本实用新型提出了一种新型的E1/T1电路交换系统,其 仅依靠输入端口号来决定目的地,而无需将接收到的E1/T1数据按照帧格式进行解析,输 入数据的端口信息和交换数据信息同时发送给主交换系统,主交换系统根据输入端口号信 息直接查表获得目的端口号,并将数据送出,简化了数据在系统内的交换处理,从而使整个 系统的交换延时可以控制在30微秒以下。同时,本实用新型发展了如下E1/T1信号采样技术,S卩,在从交换系统中的 FPGA(现场可编程门阵列)中的数据采样逻辑中使用频率较高的内部时钟同时去采样频率 较低的E1/T1时钟和数据信号,并根据E1/T1时钟信号的采样结果来决定采样E1/T1数据 信号的时刻。该技术可以把数据输入的异步接口变为同步接口,省去了数据穿越时钟域的 处理逻辑,减少了出错的可能,保证了 E1/T1数据采样的正确性。又,本实用新型中,在主交换系统的FPGA内设置由可互相切换的活动表和备份表 组成,在E1/T1电路交换系统系统进行交换时,其仅读取活动表的内容。而需要对交换配置 表进行更改时,用户可以通过主交换设备内由处理器单元等组成的控制模块去修改备份表 内容,这时活动表的内容不受影响,因而系统交换也没有受到影响,待备份表修改完成后, 用户通过上述控制模块发送一个命令指示可以将两个表进行切换,活动表变成备份表,备 份表变成活动表,该两个表的切换动作可以在一个内部时钟周期内就完成,因此可以实现 配置内容零延时切换,防止了配置切换时误码的产生。此外,本实用新型中,从交换系统中还设置了一自动时钟校正电路,以实现对输入 的E1/T1数据速率变动的自动跟踪,在该校正电路支持下,本实用新型中数据抖动容限(输 入时钟频偏)可以达到士999ppm(ITU-T中El线路的数据抖动容限为士50ppm)。同时,因 为自动校正电路每次时钟调整的幅度是可配的,所以极大增强了系统使用的灵活性。与现有技术相比,本实用新型的优势在于极大地简化了交换控制逻辑和用户配置的设计复杂程度,缩短了数据交换延时,并且达到了配置更改零延时切换,不影响正常业 务,不丢失数据的效果,另外,系统接口数目可调性大大增强,易用性有了很大提升,对输入 数据的频率抖动容限的要求也比标准有很大的放宽。

图1为一种物理交换机的典型应用示例图;图2为本实用新型具体实施方式
中一种基于E1/T1电路的物理交换系统的结构示 意图;图3为图2所示基于E1/T1电路的物理交换系统中时钟校正电路结构示意图;图4为图2中主交换系统的结构示意图;图5为图2中从交换系统的结构示意图。
具体实施方式
以下结合附图和实施例,对本实用新型所述技术方案做进一步阐述。如图2 5所示,该基于E1/T1电路的物理交换系统包括一主交换系统及8个从 交换系统,该主交换设备包括一处理器单元(CPU)、一主交换/控制逻辑单元(FPGA)、一存 储器模块、一电源模块、一时钟模块、一控制串口、一控制网口及若干主从模块连接器,存储 器模块、控制串口、一控制网口分别与CPU连接。根据实际应用的需要,可将上述8个从交 换系统中的一个或多个任意组合并通过连接线与主交换系统的相应主从模块连接器连接, 该主交换系统同时通过控制串口或控制网口与一工作站连接,该工作站可对该E1/T1电路 交换系统进行配置和监控。上述各从交换设备包括一 FPGA、一主从模块连接器、一时钟模 块、一电源模块及最多64路E1/T1信号接口,FPGA通过主从模块连接器及连接线与主交换 系统连接,各E1/T1信号接口直接或通过其他E1/T1信号接口与FPGA连接。上述主交换系统的FPGA内设置交换配置表,它由两张可以相互切换的表组成一 活动表,用于当前数据交换用;一备份表,用于配置更改和交换配置表的备份。该E1/T1电 路交换系统在进行信号交换时,读取活动表内容,而当需要对交换配置表进行更改时,用户 可以通过主交换系统中由处理器单元等组成的控制单元修改备份表内容,这时活动表的内 容不受影响,因而系统交换也没有受到影响,待备份表修改完成后,用户通过上述控制单元 发送指令以将两个表进行切换,即,使活动表变成备份表,备份表变成活动表,该两个表的 切换动作可以在一个内部时钟周期内就完成,故而可以实现配置内容零延时切换,防止配 置切换时误码的产生。用户可通过工作台实现对主交换系统的控制,进而实现对整个E1/T1电路交换系 统的控制操作,其工作过程为工作站发送的命令或配置信息由主交换系统中的处理器单 元接收并处理,相应的操作会发送到主交换系统的指定设备上,而送给从交换系统的命令 是通过主交换系统中FPGA内的控制处理逻辑来解析的,并最终按照一定的格式发送到指 定的从交换系统,从交换系统的FPGA内也有相应的控制处理逻辑,它接收并解析来自主交 换系统的命令信息,进而操作该从交换系统中的各个器件,并返回相应的状态信息给主交 换系统。该基于E1/T1电路的物理交换系统在通电后,主交换系统自动会自动检测从交换
5系统的连接状况,并把相应的FPGA配置文件下载到已连接的从交换系统上,待下载完成 后,主交换系统即通知用户对该E1/T1电路交换系统进行配置更改,待用户修改完配置信 息后,系统进入正常工作状态。若在正常工作过程中,用户还需更改交换配置表的内容(包 括增加或是删除交换接口),则可以参照上述配置表更改方法进行操作;若要增加或删除 从交换系统,用户只需将从交换系统与主交换系统连接或脱离,并修改交换配置表内容即 可,主交换系统可自动检测从交换设备的状态并下载FPGA配置文件到新增加的从交换系 统上。正常工作时,从交换系统接收来自E1/T1信号接口的数据和时钟信号。上述的从交换系统在采集由E1/T1信号接口输入的信号时,其内部的FPGA(现场 可编程门阵列)中的数据采样逻辑中使用频率较高的内部时钟同时去采样频率较低的El/ Tl时钟和数据信号,并根据E1/T1时钟信号的采样结果来决定采样E1/T1数据信号的时 刻,这样即可把E1/T1信号接口由异步接口变为同步接口,省去了数据穿越时钟域的处理 逻辑,又减少了出错的可能,保证了 E1/T1数据采样的正确性。又,在上述从交换系统中,采用了一自动时钟校正电路,该时钟校正电路包括一弹 性缓冲器,该弹性缓冲器设置在从交换系统的数据输出逻辑部分,待输出的数据先写到这 个弹性缓冲器内,然后用输出时钟的上升沿做使能信号把数据读出来,并按照E1/T1的标 准将数据和时钟发送出去,这样可实现从交换系统数据输出接口的数据跟随E1/T1信号接 口处的数据速率在一定范围内自动变化。在基于E1/T1电路的物理交换系统正常工作时,从交换系统即采用上述的方法收 集数据信息,并把E1/T1信号接口所有端口的信息以时分复用方式打包送给主交换系统, 主交换系统收到来自各个从交换系统的数据信息后,首先要根据端口号信息查询数据的目 的E1/T1信号接口,并把最终送往同一个从交换系统的数据信息再次以时分复用的方式打 包发送出去,每个从交换系统的数据信息在主交换系统里都是相互并行处理的,从交换系 统收到来自主交换系统的数据后根据附在数据上的端口号信息把数据分别写入到对应弹 性缓冲器里,然后根据自动校正电路的指示把数据和时钟信号发送到E1/T1信号接口上。 如图3示,以El标准举例说明,弹性缓冲器初始状态设为半满状态,参考时钟频率是El标 准时钟(2.048MHz)的2N倍,输出时钟的高电平时间是El标准时钟的N个周期,低电平时 间则是该时钟的(Ν+Δ)个周期,正常情况下(自动校正电路没有工作的情况下)Δ的值为 0。假设输入数据的速率是标准的,则因为输出时钟在进行2Ν分频后与输入时钟同频,所以 弹性缓冲器的状态会一直维持初始的半满状态不变,这时输出时钟也保持2Ν分频不变。但 当输入数据速率变快时,写数据到弹性缓冲器的速率也随之变快,这时在输出时钟不变的 情况下弹性缓冲器内的数据会越积越多,达到一定的阀值时,校正电路会自动加快输出时 钟的频率(也就是将△变为一个负值),从而加快从缓冲器内读取数据。缓冲器内的数据 越多,△的绝对值越大,直到缓冲器内的数据恢复到半满状态,△再变为0。反之,当输入 数据速率变慢时,校正电路会自动把△变为一个正值,使输出时钟变慢而减慢读取缓冲器 内数据的速率。在该校正电路支持下,本系统的数据抖动容限(输入时钟频偏)可以达到 士999ppm(ITU-T中El线路的数据抖动容限为士50ppm)。同时,因为自动校正电路每次时 钟调整的幅度是可配的,所以极大增强了系统使用的灵活性。
权利要求一种基于E1/T1电路的物理交换系统,其特征在于,该系统包括主交换系统以及复数个独立从交换系统,各从交换系统分别或同时与主交换系统自由连接,主交换系统与一工作站终端连接,且每个从交换系统拥有最多64路E1/T1信号接口,从交换系统接收来自E1/T1信号接口的信号,并将信号以时分复用的方式传输给主交换系统,同时,从交换系统接收来自主交换系统的输出信号,并按信号中的通道号信息,将信号分成最多64路E1/T1信号由E1/T1信号接口发出。
2.根据权利要求1所述的基于E1/T1电路的物理交换系统,其特征在于,所述主交换系 统包括一处理器单元,该处理器单元通过一主交换/控制逻辑单元与至少一个主从模块连 接单元连接,该主从模块连接单元与从交换系统连接。
3.根据权利要求2所述的基于E1/T1电路的物理交换系统,其特征在于,所述主交换系 统还包括存储单元、时钟模块及电源模块,该存储单元、时钟模块和电源模块分别与处理器 单元连接。
4.根据权利要求1所述的基于E1/T1电路的物理交换系统,其特征在于,所述从交换设 备包括一 FPGA、一主从模块连接器、一时钟模块、一电源模块及最多64路E1/T1信号接口, FPGA通过主从模块连接器与主交换系统连接,各E1/T1信号接口与FPGA连接。
5.根据权利要求4所述的基于E1/T1电路的物理交换系统,其特征在于,所述从交换设 备中设有一时钟校正电路,该时钟校正电路包括一弹性缓冲器,该弹性缓冲器设置在从交 换系统的数据输出逻辑部分,待输出的数据先写到该弹性缓冲器内,然后以输出时钟的上 升沿做使能信号将数据读出,并按照E1/T1的标准将数据和时钟发出。
6.根据权利要求1所述的基于E1/T1电路的物理交换系统,其特征在于,所述从交换设 备的数量在8个以下。
专利摘要本实用新型涉及一种基于E1/T1电路的物理交换系统,其包括主交换系统以及若干独立从交换系统,各从交换系统与主交换系统自由连接,主交换系统与一工作站终端连接,且每个从交换系统拥有最多64路E1/T1信号接口,从交换系统接收来自E1/T1信号接口的信号,并将信号传输给主交换系统,同时,从交换系统接收来自主交换系统的输出信号,并按信号中的通道号信息,将信号分成最多64路E1/T1信号由E1/T1信号接口发出。本实用新型可达到简化交换控制逻辑和用户配置的设计复杂程度,缩短数据交换延时,并达到配置更改0延时切换,不影响正常业务,不丢失数据的效果,且系统接口数目可调性大大增强,易用性大幅提升,对输入数据的频率抖动容限的要求也较宽。
文档编号H04L29/08GK201682526SQ20092027020
公开日2010年12月22日 申请日期2009年11月26日 优先权日2009年11月26日
发明者洪苗, 温学东, 许俊, 贾复山, 龚源泉 申请人:盛科网络(苏州)有限公司
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