专利名称：图象处理装置的制作方法
技术领域：
本发明涉及用于可显示动画及背景画(或静止画)的电视游戏装置等中的图象处理装置。
动画旋转技术可参见日本特许公报第昭55(1980)-45，225号及日本特许公开第昭51(1976)-113，529号(对应于美国专利第4，026，555号)。另，使背景画旋转的技术，已知有
图17所示的电路。在图17中，图象处理装置101在与由随机存取存储器(以下称之为RAM)构成的视频RAM(以下称之为VRAM)102相连接的同时，与CPU103相连接。CPU103与存储有用于将背景画和动画的图象数据合并在一起并对这些图象数据的显示加以控制的控制数据的存储器104相连接。主存储器104中存储的图象数据通过图象处理装置101传送到VRAM102。根据来自CPU103的控制数据，图象处理装置101从VRAM102读出适宜的数据，作为视频信号输出到显示装置105以显示该数据的图象。又，VRAM102的地址和由显示装置105所显示图象的水平方向位置与垂直方向位置相对应，VRAM102各个地址中存储有上述动画或背景画(根据情况在背景画上添加动画)的图象数据。
在上述先有的电视游戏装置中，要使确定的背景画旋转或放大缩小，并在显示装置105中加以显示，则要在视频信号垂直回扫期间根据VRAM102所存储的原背景画的图象数据的显示画面的水平方向位置(以下称“水平位置”)与垂直方向位置(以下称“垂直位置”)，由CPU103分别计算使该背景画旋转或放大缩小时的水平位置及垂直位置，将原背景画的图象数据写入VRAM102中对应于所计算出的水平位置及垂直位置的地址。此后，图象处理装置101在水平扫描期间顺序将写入VRAM102中的数据变换为视频信号，并输出到显示装置105。
另外，背景画放大缩小技术，可参阅日本特许公开第昭60(1985)-172088号(对应于美国专利第4754270号)。
然而，日本特许公报第昭55(10980)-45225号或日本特许公开第昭51(1976)-13529号中的技术，无法用于背景画的旋转。
又，图17所示的先有技术，要使背景画旋转或放大缩小并且显示时，CPU103由于必须计算旋转或放大缩小时的水平位置和垂直位置，因此降低了CPU103的处理量使之不能进行其它图象处理，而存在进行背景画的旋转或放大缩小的处理需要较长时间的问题。
又，在进行上述的背景画旋转或放大缩小的处理时，由于刷新了VRAM102中所存储的背景画的图象数据，因此未能保存旋转或放大缩小处理前原背景画的图象数据。所以，例如，将原背景画每次重复转动30度，结果，使原背景画共旋转360度(一周)时，将积累各次转动时的计算误差而在与原背景画不同的坐标位置上显示，就会以与原形状不同的图形显示背景画的形状。即，如上所述由于不能保存原背景画，所以存在不能在原正确位置上显示与元背景画相同的形状的问题。
又，日本特许公开第昭60(1985)-172088号的技术如使背景画旋转则不能放大缩小，而且存在不能用共用的电路来实现旋转处理和放大缩小处理的问题。
本发明的主要目的在于提供一种旋转前后原背景图象不变形而显示完全相同形状的背景图象的图象处理装置。
本发明的另一目的在于提供一种可以无CPU负担地、较高速地实现背景图象的旋转及(或)放大缩小处理、使原图象无变形地加以再现的图象处理装置。
本发明的再一目的是提供一种在使背景图象旋转的同时可实现放大缩小处理的图象处理装置。
本发明的图象处理装置的一种特征在于它装备有在对应于旋转处理前背景图象显示位置的地址中存储背景图象的图象数据的存储装置;在根据旋转处理的控制数据进行背景图象的旋转处理时计算存储装置中对应于背景图象显示位置的地址的计算装置;用于读出由计算装置计算出的在存储装置的地址中存储的图象数据的读出装置;根据由读出装置读出的图象数据产生图象信号的图象信号发生装置。
本发明的图象处理装置的另一种特征在于它装备有在对应于旋转放大缩小处理前背景图象的显示位置的地址中存储有背景图象的图象数据的存储装置;在根据旋转及放大缩小处理的控制数据而对背景图象进行旋转处理及放大缩小处理中至少于一种进行处理时计算上述存储装置中对应于背景图象显示位置的地址的计算装置，读出由上述计算装置计算出的上述存储装置的地址中所存储的图象数据的读出装置;基于上述读出装置读出的图象数据产生图象信号的图象信号发生装置。
由于如上那样的结构，在对图象旋转(及(或)放大缩小)处理前，存储装置在对应于旋转(及(或)放大缩小)处理前的图象显示位置的地址中存储有图象的图象数据。
接着，在对图象进行旋转(和(或)放大缩小)处理中，计算装置根据旋转(和(或)放大缩小)处理的控制进行对图象的旋转(和(或)放大缩小)处理时计算出对应于图象显示位置的存储装置的地址之后，读出装置读出由计算装置计算出的存储装置的地址中所存储的图象数据，图象信号发生装置根据由读出装置读出的图象数据产生图象信号。由此，可获得在对由存储装置存储的图象数据的图象进行旋转(和(或)放大缩小)处理中至少任一种处理时的图象信号。
如按照本发明，旋转前与旋转后的原背景图象不会变形，可显示形状完全相同的背景图象。并且，可无CPU负担地高速地实现背景图象的旋转和(或)放大缩小的处理，而不会产生原图象的变形。
本发明的上述目的及其它目的、特征、局面及优点，通过结合附图对以下实施例的详细说明可进一步明确。
图1为本发明一实施例的电视游戏装置的框图。
图2是示出VRAM7中存储的背景画数据中VRAM区域与显示图象区域之间的关系的图解图。
图3是示出表示图2VRAM区域中位置的坐标x，y的位结构的图。
图4是示出VRAM的存储器映象的图。
图5是示出图1的VRAM中存储的背景画的颜色数据的存储状况的图。
图6是示出图1的VRAM中背景画字符区及背景画屏幕区中的地址及数据的位结构的图。
图7是用于说明背景画旋转及放大缩小处理原理的图。
图8是背景画地址控制电路的详细电路图。
图9和图10为示出背景画地址控制电路的操作的时序图。
图11示出原背景图象的显示实例，图12到图16分别示出对原背景图象作了放大、旋转、缩小或它们的组合处理时的显示实例。
图17为先有技术电视游戏装置的框图。
在以下实施例中，说明本发明的图象处理装置适用于电视游戏机时的情形，现予以指出，本发明还可适用于和光栅扫描方式等的CRT显示器连接使用，以进行游戏以外的处理作为目标的个人计算机等的各种图象处理装置中。
图1为本发明一实施例的电视游戏装置的框图。
在说明实施例之前，先对该实施例适用的显示器加以说明，一般地，适用于电视游戏机的显示器，可使用RGB监视器或标准电视接收机等光栅扫描型CRT显示器。将其画面分割为256x256个点象素。但是，由于阴极射线管的曲面的上下数行不能显示正确图象，所以垂直方向的点数要除去这些行，实际可用的是224个点。因此，在背景画(和(或)动画)的最小单位的1个字符由8x8的点构成的场合下，一幅画面可同时显示32x28＝896个字符。
该电视游戏装置由于要对不能由游戏者操纵加以个别改变背景的背景画(或静止画)与由游戏者的操纵或CPU2的控制而移动的动画分别控制，所以备配有将背景画与动画的合成信号输出到CRT显示器8显示的图象处理装置1。具体地说，图象处理装置1的特征在于包含背景画地址控制电路24。该电路在进行背景画旋转和(或)放大缩小处理时，通过计算处理求出存储有背景画图象数据的VRAM7的读出地址，通过只改变读出地址不改变图象数据的方式进行旋转和(或)放大缩小的处理。
图1中，用于进行电视游戏机的各种控制的CPU2，通过地址总线11、数据总线12以及控制总线13，与只读存储器(ROM)3、RAM4以及键盘5相连接。
ROM3存储有用于控制电视游戏机的程序数据以及执行该程序所必须的数据与字符，例如存储在可对电视游戏机自由装拆的卡匣中(图中未示出)。该程序数据含有确定将哪些类型的移动字符和(或)背景字符以哪一种时序显示在画面的哪一个坐标位置上的数据以及用于旋转、放大、缩小处理的数据等。在此，作为移动字符数据(动画属性数据)的一个字符，包含有指定水平位置的水平位置数据(Hc，8位)，指定垂直位置的垂直数据(Vc，8位);指定字符种类的字符码(9位)以及指定色板的包板码(3位)，指定字符上下左右的反转显示的反转码(2位);指定字符点阵大小的尺寸码(1位)以及指定背景画的优先次序的优先次序数据(2位)。作为背景字符的一个字符，包含有指定字符种类的字符码(8位)以及构成字符的每一象素的彩色数据(8位)等。根据多个这样的背景字符加以组合并显示而构成背景画(静止画)，通过多次显示移动字符而构成动画，将背景画和动画组合在同一画面上加以显示，但是，作为用以显示一幅背景画的数据，要指定将哪个背景字符写入后面所述VRAM区域40中纵横方向上的哪一个地址以及与此相应的画面上所要求的位置(坐标)是否应显示，要用对应于背景画的各个地址的背景字符码加以指定。
RAM4用作上述CPU2的工作区。键盘5输入用于游戏者控制移动字符的信息。
而且，CPU2，通过地址总线11、数据总线12以及控制总线13与包含于图象处理装置1中的CPU接口电路21相连接。图象处理装置1和基准信号发生器6、包含2个RAM(7a，7b)的VRAM7以及RGB监视器8a或标准电视接收机8b等的CRT显示器8相连接。
图象处理装置1根据CPU2的控制，在垂直回扫期间或强制传送时序中在将动画及背景画的图象数据传送VRAM7的同时，将VRAM中存储的动画和(或)背景画的图象数据原封不动地读出控制或进行成为本发明特征的旋转、放大、缩小的处理而将得到的图象数据加以输出，将该图象数据变换为RGB信号和(或)NTSC彩色信号进行输出。
具体地说，图象处理装置1包含CPU接口21，CPU接口21通过数据总线14和动画地址控制电路22、背景画地址控制电路24、VRAM接口27以及色信号发生电路28相接。动画地址控制电路22与地址总线15相接，背景画地址控制电路24及VRAM接口27和地址总线15及数据总线16相接。地址总线15及数据总线16分别包含分别对应于两个VRAM7a、7b的总线15a、15b及总线16a、16b。因此，动画数据处理电路23和背景画数据处理电路25共同连接于数据总线16。由该动画地址控制电路22及动画数据处理电路23进行和动画相关的图象处理，而由背景画地址控制电路24及背景国数据处理电路25进行和背景画相关的图象处理。动画数据处理电路23及背景画数据处理电路25的输出加到优先级控制电路26。在色信号发生器28中将优先级控制电路26的输出变换为RGB信号，在直接加到RGB监视器8a的同时，由NTSC编码器29变换为NTSC彩色电视信号并从输出端子43输出到标准电视接收机8b。
进而，图象处理装置1包含时序信号发生器30及HV计数器31。该时序信号发生器30根据从基准信号发生器6输出的21.447MHz的时钟与垂直同步信号及水平同步信号产生各种时序信号。HV计数器31根据来自基准信号发生器6的时钟、垂直同步信号及水平同步信号，对分别指定图2的显示图象区41内的水平方向及垂直方向的显示位置的计数器数据Hc，Vc进行计数。
图2为表示CRT显示画面区与VRAM7的背景画存储区之间的关系的图。CRT显示器8的显示画面区41由例如水平(横向X)方向为32为字符，垂直(纵向y)方向为28个字符的长方形所构成。另外，可存储背景画的区域40(以下称为VRAM区)，在缩小显示画面时如果在画面上看不见的部分不具有背景画的图象数据，那么所见的背景画以外的部分显示为黑而成为什么背景都没有的画面。又，在使整个背景画面上下卷动显示时，由于实时地刷新背景图象数据而不能实现平滑的卷动。因此，VRAM区域40必须纵横是显示画面区41的数倍的区域。在该实施例中，为了能够用分别为7位的地址数据指定水平位置与垂直位置，VRAM区40具有x方向和Y方向上均有128个字符(128x128＝16384个)的存储区。所以，可将应显示的背景字符码写入由x和y方向各自坐标数据指定的地址中。其中，规定VRAM区40的原点为图的左上端部而用x＝0及y＝0表示，该VRAM区40上的点的显示位置用P(x，y)表示。又，为表示显示画面区41的左上端部的位置53，将从原点至x方向及y方向的距离(以下，称为偏移)分别设为Hp及Vp。又，分别指定x及y坐标的地址数据，如图3所示，可用表示VRAM区40的内字符位置的Xc、yc(各7位)和表示一个字符52内点的位置的Xd，Yd(各3位)来表示。
VRAM7，如图4所示，由分别具有相同存储量的2个VRAM7a和7b构成。各VRAM7a、7b例如分别具有从0到32k的地址，使对应于各地址的8位数据得以存储。
因此，将VRAM7a及7b划分为16k的区域51到54，将地址0到16k的区域51及52用于存储背景画相关数据。将地址从16k+1到32k的区域53及54用于存储动画相关数据(即，应在VRAM区域40中存储相同背景画期间加以显示的多个移动字符数据)。具体地说，VRAM7a的区域51可用作最多可存储256个背景字符彩色数据的字符区。如就一个字符而言，如图5所示，由于每个字符相应有纵横8x8个点而每个点包含8位的色数据，所以具有512位(64字节)的存储容量，从而可确定按这样每一字符的字符码。VRAM7b的区域52，具有和图2中VRAM区域40纵横128x128个格子相对应的字节数，用作存储以纵横坐标地址来存储背景画字符代码的屏幕区。写入该区域1及52的数据格式的实例如图6所示。
下面，参照图1到图6，说明图1中各部分的作用。CPU接口21，根据CPU2的控制，在垂直回扫期间或强制传输指令期间通过直接存储器存取(DMA)将背景字符及移动字符相关数据传送到VRAM接口27的同时，产生用于将旋转、放大、缩小所用的控制数据传送到背景画地址控制电路24的锁存信号LA1-LA4，LA11，LA12，LA14及LA15。并由VRAM接口27将该背景字符及移动字符相关数据预先写入VRAM7。
动画地址控制电路22包含动画属性存储器，范围内检测电路和动画地址数据发生电路，其细节例如本申请人所申请的日本特许公开第昭59(1984)-118184号所公开的。在垂直回扫期间中，128个移动字符的属性数据从CPU2通过CPU接口21及数据总线14传送到动画属性存储器加以存储。范围内检测电路对每一条扫描线检索动画属性存储器所存储数据中下一次水平扫描中所应显示的内容。动画地址数据发生电路在范围内检测到的属性数据内V反转数据为“H”而进行反转时产生表示显示区域41内位置的VRAM7的存储地址并通过地址总线15加以输出。另外，当V反转数据“L”时，将对应于字符数据的显示区41的VRAM7的地址照原样地通过地址总线15输出到VRAM7。VRAM7的响应是通过数据总线16将与从动画地址控制电路22内的动画地址发生电路输出的地址相对应的、存储在动画字符区域53、54中的动画色数据(每一点占4位)送到动画数据处理电路23。而动画地址发生电路将范围内检测到的移动字符的属性数据内的H反转数据(1位)、调色板数据(3位)和优先级数据(2位)直接送到动画数据处理电路23。
因此，在动画数据处理电路23中，对一条扫描线的256个点，顺序输入从VRAM7读出的色数据和由动画地址控制电路22直接给出的H反转数据、调色板数据及优先级系数数据，即每个点的10位数据。
动画数据处理电路23在暂时存储了在水平回扫期间所输入的下一条扫描线段的数据后，当该数据中所含H反转数据为“H”时，将H反转数据之外的每个点的9位数据以输入次序的相反次序借助于暂时存储进行H反转处理。另外，当H反转数据为“L”时，所述电路23以输入次序暂时存储9位数据。暂时存储的1条扫描线段的动画数据根据Hv计数器31输出的计数数据Hc与水平扫描同步地输出到优先级控制电路26。
背景画地址控制电路24在背景画的通常处理时，根据包含由CPU2给出的画面偏移数据Hp、Vp及反转数据HF、反转数据VF的控制数据，以及由HV计数器31给出的计数数据Hc和Vc，计算出与背景画的点相对应的VRAM7b中屏幕区52中预先存储的字符码的读出地址(16位)，并将该地址通过地址总线15b送到VRAM7b。又，该背景画地址控制电路24，在进行背景画的旋转及放大缩小处理时，根据包含由CPU2所给出的画面偏移数据Hp、Vp、H反转数据HF、V反转数据VF及旋转及放大缩小时的处理常数A、B、C、D的参数数据，由HV计数器31给出的计数数据Hc及Vc，计算出对应于旋转及放大缩小时的背景画的点的字符码的读出地址，将该地址送至VRAM7b。用于这种旋转、放大、缩小的计算处理的原理参照下述图7加以说明。
再，背景画地址控制电路24根据由CPU2给出的画面偏移数据Hp、Vp，计算出和画面上卷处理后的背景画中的一点相对应的字符码的读出地址。与此同时，背景画地址控制电路24当H反转数据HF为“H”时计算出与进行H反转处理后的背景画中的一点相对应的字符码的读出地址，而当V反转数据VF为“H”时，计算出与进行V反转处理后的背景画中的一点相对应的字符名称的读出地址。其中，用背景画地址控制电路24计算出的16位读出地址数据，如图6所示，最高两位为“00”，低的14位是和背景画显示位置相对应的字符位置数据Xc、Yc(各7位)。
将VRAM7b中由背景画地址控制电路24给出的地址中所存储的字符码通过数据总线15b送到背景画地址控制电路24。与此相对应，背景画地址控制电路24将由高2位的“00”、8位的字符码，对应于背景画显示位置的点的位置数据Yd(3位)及Xd(3位)构成的地址通过地址总线15a送到VRAM7a。VRAM7a读出由背景画地址控制电路24给出的地址中所存储的8位颜色数据并通过数据总线42a送到背景画处理电路25。与此相对应，背景画数据处理电路25在将输入的每个点8位的颜色数据锁存之后，根据HV计数器31输出的计数数据Hc将8位的颜色数据送到优先级控制电路26。
优先级控制电路26根据从动画数据处理电路23输入的7位的动画数据与从背景画数据处理电路25输入的8位的背景画数据中的优先级数据进行优先级判定，将动画数据或背景画数据中优先级高的输出到色信号发生器28。例如，优先级控制电路26，当优先级数据为“00”时将由最高的3位“000”和8位的色数据构成的背景画数据输出到色信号发生器28，而当优先级数据为“01”时，将由3位的调色板数据与4位的色数据构成的共计7位的动画数据输出到色信号发生器28。
色信号发生器28包含带有8位地址的RAM所构成的调色板表格，在该调色板表格中存储着在垂直回扫期间由CPU2给出的色信号数据。因此，在水平扫描中的色信号发生器28根据从优先级控制电路26输入的8位的动画数据或背景画数据，将存储在与调色板表格对应地址中的色信号数据读出之后，将色信号数据变换为各色的5位RGB信号。而且，色信号发生器28和由HV计数器31给出计数数据Hc及Vc相同步，在将RGB信号直接输出到RGB监视器8a的同时，输出到NTSC编码器29。NTSC编码器29对RGB信号的各种颜色进行了数/横转换之后，变换为NTSC彩色电视信号并通过输出端43输出到标准电视机8b。
图7是用于说明背景画地址控制电路24在进行背景画的旋转及放大缩小处理时的原理。图中，设于CRT显示器8的画面上水平方向的点单位的坐标为x，垂直方向的点单位的坐标为y。但y方向和图2所示的相反。
设背景画地址控制电路24在进行旋转及放大缩小处理前的原背景画的坐标为P(x，y)，将原背景画以坐标R(x0，y0)为中心仅旋转角度r弧度后的背景画坐标为Q′(x2′，y2′)。进而，设将具有坐标为Q′(x2′，y2′)的背景画以坐标R(x0，y0)为基准，在以X方向放大缩小倍率α、y方向放大缩小倍率β放大或缩小后背景画的坐标为Q(x2，y2)，用式(1)表示各坐标P、R、Q间的关系。
其中，常数(参数)A、B、C及D用式(2)到(5)表示A＝1/α·cos γ …(2)B＝1/α·sin γ …(3)C＝-1/β·sin γ …(4)D＝1/β·cos γ …(5)在对背景画只进行旋转处理而不进行放大缩小处理的场合下，α＝β＝1。因此，这种场合下的常数A、B、C及D可用式(6)到(9)来表示。
A＝cos γ …(6)B＝sin γ' …(7)C＝-sin γ …(8)D＝cos γ …(9)又，在对背景画只作放大缩小处理而不进行旋转处理的场合下，由于γ＝0，所述常数A、B、C及D可用式(10)到(12)表示。
A＝1/α …(10)B＝C＝0 …(11)D＝1/β …(12)在式(1)中，原背景画的坐标P(x1，y1)如果用图2中VRAM区40中的上述偏移数据Hp、Vp以及VH计数器31输出的计数数据Hc、Vc来表示，可用式(13)及(14)表示。
x1＝HP+HC…(13)y1＝VP+VC…(14)
因此，将上述式(13)及(14)代入式(1)，以求出x及y的展开式，则x及y可用式(15)及(16)表示。
x2＝〔xO+(HP-xO)·A+(VP-yO)·B+VC·B〕+HC·A …(15)y2＝〔yO+(VP-yO)·D+(HP-xO)·C+VC·D〕+HC·C …(16)在上述式(15)及(16)中，项Hc.A及Hc.C为以画面的点为单位而变化的项，Hc.A及Hc.C以外的项(即[]内的项)为在一条扫描线中不变的项。所以，有必要以水平扫描期间的点为单位进行Hc.A及Hc.C项的计算。另一方面，Hc.A及Hc.C以外的项无须在水平扫描期间中计算，与其很难在水平扫描的点单位的极短时间内进行一次计算，倒不如在1条扫描线开始之前进行集中计算(前处理)。因此，为要用简单电路来计算式(15)及(16)应进行前处理的部分，拟用以下的式(17)到式(24)来替换，进行分级计算。
E1＝HP-xO…(17)E2＝VP-yO…(18)E3＝xO+E1·A …(19)E4＝yO+E2·D …(20)E5＝E3+E2·B …(21)E6＝E4+E1·C …(22)E7＝E5+VC·B …(23)E8＝E6+VC·D …(24)图8是背景画地址控制电路24的详细电路图。该背景画地址控制电路24，用上述式(1)通过矩阵计算求出背景旋转及放大缩小时的坐标(x2，y2)后，将该坐标数据作为屏幕区域52的读出地址以及字符区域51的读出地址加以输出。
具体地说，背景画地址控制电路24包含多个由延迟型(D型)触发器构成的寄存器FF1到FF23。各寄存器FF1至FF23由锁存信号给出的定时信号将输入端给出的数据锁存起来，并将该数据输出到输出端。又，寄存器FF13、FF19分别输入有将时序信号发生器30的输出10.739MHz的时钟10MCK反转的反转时钟。寄存器FF18、FF20、FF21、FF22、FF23分别输入有将时序信号发生器30输出的5.369MHz的时钟信号5MCK反转的反转时钟信号。
将来自CPU2的、通过CPU接口电路21及数据总线14给出的16位的常数数据A、B、C、D由相应的锁存信号LA1-LA4给出的时序锁存在寄存器FF1到FF4。将该锁存数据送到转换器SW1的输入端a、b、c、d。转换器SW1根据时序信号发生器20输出的XS信号，选择输入端a、b、c、d所输入的锁存数据中的某一个并输出到乘法器MPY的输入端a。
HV计数器31输出的计数器数据Hc输入到异或电路XOR1。寄存器FF5锁存HV计数器31输出的8位计数数据Vc并输出到异或电路XOR2。寄存器FF6及FF7随CPU2的机器时钟上升而分别锁存由CPU2给出的1位的H反转数据HF和1位的V反转数据VF，并分别将具有和H反转数据HF各位相同电平的8位数据和具有和V反转数据VF各位相同电平的8位数据输出到异或电路XOR1、XOR2。
在此，详细说明异或电路XOR1和XOR2，这两个电路分别含有8个“异”门。异或电路XOR1中所含8个“异”门的每一个的一个输入端分别与计数器数据Hc的各位数据相连，而各个“异”门的另一输入端分别加有对应于寄存器FF6各位的数据。异或电路XOR2中包含的8个“异”门中，各个“异”门的一个输入端分别加有计数器数据Vc的各位数据，而各个“异”门的另一输入端分别加有对应于寄存器FF7的各位数据。因此，异或电路XOR1或XOR2所含各为8个的“异”门分别求出两个输入的异或逻辑和，将此计算结果的8位数据直接地或通过寄存器FF8加到转换器SW2的a输入端和b输入端。该转换器SW2具有11位的输入端，其中a和b输入端的高3位与地相接。转换器SW2还包含c及d输入端，通过该c或d输入端输入来自寄存器FF9或FF10的11位数据。
寄存器FF9随着时序信号发生器30输出的锁存信号LA9的上升而锁存由加法器ADD给出的18位数据中的低11位数据(E1)，并将该锁存数据送到转换器SW2的输入端C。寄存器FF10随时序信号发生器30输出的锁存信号LA10的上升而锁存由加法器ADD给出的18位数据中的低11位数据(E2)，并将该锁存数据送到转换器SW2的输入端d。转换器SW2根据时序信号发生器20输出的YS信号选择a、b、c、d输入端所输入数据中的某一数据并加到乘法器MPY的输入端b。
乘法器MPY将输入端a所输入的数据A-D中的某一个与输入端b所输入的数据E1、E2、Vc中的某一个相乘，求出式(19)到式(24)中某一式的第二项，将乘法结果的数据通过寄存器FF13加到转换器SW3的输入端c。
寄存器FF11随机器时钟的上升而锁存由CPU2给出的X方向偏移数据Hp(10位)并加到转换器SW3的输入端a。同时寄存器FF12随机器时钟的上升而锁存由XPU2给出的y方向的偏移数据Vp(10位)并加到转换器SW3的输入端b。转换器SW3的输入端a及输入端b的各自的高6位和低2位的地相接。还有，转换器SW3的各输入端输入数据的低2位，对应于小数点以下的数据。
转换器SW3根据时序信号发生器20输出的AS信号选择输入端a、b、c输入的各个数据中的一个数据，加到加法器ADD的输入端a。
寄存器FF14随机器时钟的上升锁存CPU2给出的原背景画的X方向的位置数据x0(数据总线14的低8位)后，将最高2位的“00”与锁存数据总计10位的数据送到转换器SW4的输入端a。同时，寄存器FF15随机器时钟的上升锁存由CPU2给出的原背景画的y方向的位置数据y0(数据总线14的比上述x0较高的2位)后，将高8位“00000000”和锁存数据2位总计10位数据加到转换器SW4的输入端b。转换器SW4的输入端a及输入端b的各自高6位及低2位与地相接。还有，转换器SW4各输入端输入数据的低2位对应于小数点以下的数据。
寄存器FF16随着时序信号发生器30输出的时钟CK16的上升而锁存加法器ADD输出的18位数据并加到转换器SW4的输入端c。又，寄存器FF17随着时序信号发生器30输出的时钟CK17的上升锁存加法器ADD输出的18位数据，并加到转换器SW4的输入端d。转换器SW4根据时序信号发生器20输出的BS信号将输入端a、b、c、d输入的各数据中的一个18位的数据送到异或电路XOR3。异或电路XOR3包含18个“异”门，各个“异”门分别有一个输入端加有与转换器SW4对应位输出，各“异”门分别有另一输入端加有时序信号发生器30输出的ADS信号。
又，将ADS信号中某一位输入到加法器ADD的进位入(Carry in)端，当加法器ADD的进位入端所输入的1位ADS信号为“H”时，异或电路XOR3的各“异”门一输入端所输入的ADS信号是18位全部为“H”的信号。而当加法器ADD的进位入端输入的1位ADS信号为“L”时，异或电路>OR3中各“异”门的另一输入端所输入的ADS信号为18位全部为“L”信号。异或电路XOR3进行与异或电路XOR1及XOR2相同的动作，对由一个输入端输入的各位数据与由另一输入端输入的各位数据进行异或的逻辑运算，将计算结果送至加法器ADD的输入端b。
加法器ADD对输入端a和b输入的两个数据进行加法运算，并且只有当进位入端上输入“H”的ADS信号时才将加法结果加1。此后，将加法结果中的18位数据存储在寄存器FF16、FF17中，将加法结果中的低11位数据存储在寄存器FF9、FF10中，将10位数据存储在寄存器FF18、FF19中，将低8位的数据存储在寄存器FF21中。
因此，当进位入端输入“H”信号时，按照异或电路XOR3和加法器ADD的动作，进行将转换器SW3的输出数据中减去转换器SW4的输出数据的动作。而当进位入端输入“L”信号时，由于异或电路XOR3没有反转动作、加法器ADD也不进行加1运算，因此单单进行将转换器SW3的输出数据与转换器SW4的输出数据的加法操作。因此，在该实施例中，乘法器MPY和加法器ADD通过对由转换器SW1-SW4的转换给出的2个数据(坐标数据，常数数据或前面的计算结果数据)反复进行时分的乘法运算或加法运算，顺次计算出式(17)到式(24)，最终各以一个电路执行式(15)和(16)的计算动作。而且，可通过改变常数据数据来实现共同的电路进行旋转及(或)放大缩小的处理。
寄存器FF18锁存了所输入的10位数据之后，将高7位的数据Yc通过三态缓冲放大器(以下简称为“缓冲放大器”)BA2作为地址总线16b从高2位开始的高7位的地址数据加以输出的同时，将低3位数据Yd加至寄存器FF22。寄存器FF19，在锁存了所输入的10位数据Xc之后，将数据加到寄存器FF20。寄存器FF20锁存了输入的10位数据之后，通过缓冲放大器BA3将高7位数据Xc作为地址总线15b的低7位的地址数据加以输出，同时将低3位的数据Xd加至寄存器FF22。
寄存器FF21在将从VRAM7b通过数据总线16b输入的8位字符码锁存之后，通过缓冲放大器BA5作为地址总线15a从高3位开始的高8位地址数据加以输出。寄存器FF22在锁存了输入的2个三位数据Yd、Xd之后，通过寄存器FF23及缓冲放大器BA6作为地址总线15a的最低6位的地址数据加以输出。
又，缓冲放大器BA1的2位的输入端接地，该缓冲放大器BA1的输出端(2位)与地址总线15b的高2位相连接。缓冲放大器BA4的2位输入端接地，该缓冲放大器BA4的输出端(2位)与地址总线15a的高2位相接。
图9及图10为用于说明构成本实施例特征的背景画的放大缩小及(或)旋转处理的动作的时序图。具体地说，图9示出了一个水平扫描期间及水平消隐期间，图10作为一实例示出了H计数值9到17.5之间进行前处理及实时处理的部分期间。
下面，参照图1到图10，说明构成本实施例特征的背景画的放大缩小和(或)旋转处理的详细动作。在此，参考图7，如上那样，在对置于图2的VRAM区域40内显示图象区域41中的背景画以基准坐标R(x0，y0)为中心仅旋转角度γ并以X方向放大缩小倍率α及Y方向放大缩小倍率β进行放大或缩小的场合下，就一条扫描线段的处理对背景画地址控制电路24的处理动作加以描述。
又，根据上述α、β及γ，用上述式(2)至(5)由CPU2计算出预定常数A、B、C、D，这些常数A、B、C、D的数据在CPU2中预先算出，从CPU2通过CPU接口电路21及数据总线14输入到触发器FF1至FF4并加以锁存。又，画面的上述偏移数据Hp、Vp，所述基准坐标的数据x0、y0。与背景画中的H反转数据HF及V反转数据VF分别从CPU2输出，通过CPU接口电路21信数据总线14输入并锁存在触发器FF11、FF12、FF14、FF15、FF6、FF7中。
其中，当H反转数据HF为“H”时，从HV计数器31输入的数据Hc由“异”门XOR1反转并输入到转换器SW2的输入端a，相反，当H反转数据HF为“L”时，从HV计数器31输入的数据Hc。原封不动地通过“异”门XOR1输出到转换器SW2的输入端a。又，当V反转数据VF为“H”时，从计数器31输入的、在一条扫描线处理期间锁存在触发器FF5中的数据Vc由“异”门XOR2加以反转输入到触去器FF8并加以锁存，相反，当V反转数据VF为“L”时，将上述数据Vc原封不动地通过“异”门XOR2输入到触发器FF8并加以锁存。通过上述“异”门XOR1及XOR2的反转动作，可分别进行背景画的H反转及V反转的动作。从上述“异”门XOR1及XOR2输出的数据，不管是否进行了反转，为便于说明，分别称之为数据Hc及Vc。
再，假设在旋转及放大缩小处理前的原背景画的字符名称及颜色数据分别预先存储在VRAM7b的背景画屏幕区域52及VRAM7a的背景画字符区域52中。
在图10中，从时序信号发生器30输出的10.739MHz的时钟10MCK(下面，以记号前附加/代替记号上加横杠来加以表示)的各处下降时刻，为便于说明，记为时刻t、t、t、…t…。其中，从时刻t到时刻t9的处理，就是在从图象处理电路1输出电视信号的图象信号周期之前的垂直回扫消隐期间所进行的计算常数E1到E8的前置处理。时刻t9以后的处理，则是在与生成及显示电视信号即RGB分离数字信号的图象信号同步进行的实时处理，即，根据前置处理中计算出的常数和计数器数据Hc、Vc求出旋转及放大缩小时背景画的坐标Q(x，y)，输出了VRAM7b的背景画屏幕区域52的地址之后，根据从该区域52读出的字符码，输出VRAM7a的背景画字符区域51的地址。
从时刻t1到时刻t2，转换器SW3及SW4均转换到输入端a，数据Hp从触发器FF11通过转换器SW3输入到加法器ADD的输入端a。同时，数据x从触发器FF14通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。在此，因ADS信号为“H”，“异”门XOR3及加法器ADD进行上述的减法处理，进行数据E1＝(Hp-X)的计算。数据E1在时刻t2随锁存信号LA9的上升而输入到触发器FF9并加以锁存。
从时刻t2到时刻t3，转换器SW1及SW2分别转换到输入端a及输入端c，数据A从触发器FF1通过转换器SW1输入到乘法器MPY的输入端a。同时，数据E1从触发器FF9通过转换器SW2输入到乘法器MPY的输入端b。乘法器MPY进行数据A.E1的计算并予以输出。数据A.E1在时刻t3、时钟/10MCK上升时输入到触发器FF13并加以锁存。
又，从时刻t2到时刻t3，转换器SW3及SW4均转换到输入端b，数据Vp从触发器F11通过转换器SW3输入到加法器ADD的输入端a。同时，数据y0从触发器FF15通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。其中，由于ADS信号为“H”，“异”门XOR3及加法器ADD如上述那样进行减法处理，执行数据E2＝(Vp-y0)的计算并予以输出。数据E2在时刻t3、锁存信号LA10的上升时输入到触发器FF10并加以锁存。
从下一时刻t3到时刻t4，转换器SW1及SW2均转换到输入端d，数据D从触发器FF4通过转换器SW1输入到乘法器MPY的输入端a。同时，数据E2从触发器FF10通过转换器SW2输入到乘法器MPY的输入端b。乘法器MPY进行数据D.E2的计算并予以输出。数据D.E2在时刻t4、时钟/10MCK上升时输入到触发器FF13并加以锁存。
又，从时刻t3到时刻t4，转换器SW3及SW4分别转换到输入端c及输入端a，数据A.E1从触发器FF13通过转换器SW3输入到加法器ADD的输入端a。同时，数据x0从触发器FF14通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。其中，由于信号ADS变为“L”，“异”门XOR3及加法器ADD进行上述那样的加法处理，执行数据E3＝(A.E1)+x0的计算并予以输出。数据E3在时刻t4、时钟16ck上升时输入到触发器FF16并加以锁存。
从下一刻t4到时刻t5，转换器SW1及SW2分别转接到输入端b及输入端d，数据B从触发器FF2通过转换器SW1输入到乘法器MPY的输入端a。同时，数据E2从触发器FF10通过转换器SW2输入到乘法器MPY的输入端b。乘法器MPY进行数据B.E2的计算并予以输出。数据B.E2在时刻
t5、时钟/10MCK上升时输入到触发器FF13并加以锁存。
又，从时刻t4到时刻t5，转换器SW3及SW4分别转换到输入端c及输入端b，数据D.E1从触发器FF13通过转换器SW3输入到加法器ADD的输入端a。同时，数据y0从触发器FF15通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。其中，由于ADS信号呈现为“L”，“异”门XOR3及加法器ADD进行上述那样的加法运算，执行数据E4＝(D.E2)+y0的计算并予以输出。数据E4在时刻t5、时钟17ck上升时输入到触发器FF17并加以锁存。
从下一刻t5到时刻t6，转换器SW1及SW2均转换到输入端c，数据c从触发器FF3通过转换器SW1输入到乘法器MPY的输入端a。同时，数据E1从触发器FF9通过转换器SW2输入到乘法器MPY的输入端b。乘法器MPY进行数据C.E1的计算并予以输出。数据C.E1在时刻t6、时钟/10MCK上升时输入到触发器FF13并加以锁存。
又，从时刻t5到时刻t6，转换器SW3及SW4均转接到输入端c，数据B.E2从触发器FF13通过转换器SW3输入到加法器ADD的输入端a。同时，数据E3从触发器FF16通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。其中，由于ADS信号变为“L”，“异”门XOR3及加法器ADD进行上述那样的加法处理，执行数据E5＝(B.E2)+E3的计算并予以输出。数据E5在时刻t6、时钟16ck上升时输入到触发器FF16并加以锁存。
从下一刻t6到时刻t7，转换器SW1及SW2均转接到输入端b，数据B从触发器FF2通过转换器SW1输入到乘法器MPY的输入端a。同时，数据Vc从触发器FF8通过转换器SW2输入到乘法器MPY的输入端b。乘法器MPY进行数据B.Vc的计算并予以输出。数据B.Vc在时刻t7、时钟/10MCK上升时输入到触发器FF13并加以锁存。
又，从时刻t6到时刻t7，转换器SW3及SW4分别转换到输入端c及输入端d，数据C.E1从触发器FF13通过转换器SW3输入到加法器ADD的输入端a。同时，数据E4从触发器FF17通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。其中，由于ADS信号呈现为“L”，“异”门XOR3及加法器ADD进行上述那样的加法运算，进行数据E6＝(C.E1)+E4的计算并予以输出。数据E6在时刻t7、时钟17ck上升时输入到触发器FF17并加以锁存。
从下一刻t7到时刻t8，转换器SW1及SW2分别转接到输入端d及输入端b，数据D从触发器FF4通过转换器SW1输入到乘法器MPY的输入端a。同时，数据Vc从触发器FF8通过转换器SW2输入到乘法器MPY的输入端b。乘法器MPY进行数据D.Vc的计算并予以输出。数据D.Vc在时刻t8、时钟/10MCK上升时输入到触发器FF13并加以锁存。
又，从时刻t7到时刻t8，转换器SW3及SW4均转接到输入端c，数据B.Vc从触发器FF13通过转换器SW3输入到加法器ADD的输入端a。同时，数据E5从触发器FF16通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。其中，由于ADS信号呈现为“L”，“异”门XOR3及加法器ADD进行上述那样的加法运算，执行数据E7＝(B.Vc)+E5的计算并予以输出。数据E7在时刻t8、时钟16ck上升时输入到触发器FF10并加以锁存。
从下一刻t8到时刻t9，转换器SW1及SW2分别转接到输入端a，数据A从触发器FF1通过转换器SW1输入到乘法器MPY的输入端a。同时，数据Hc从HV计数器31通过“异”门XOR1及转换器SW2输入到乘法器MPY的输入端b。乘法器MPY进行数据A.Hc的计算并予以输出。该数据A.Hc在时刻t9、时钟/10MCK上升时输入到触发器FF13并加以锁存。
又，从时刻t8到时刻t9，转换器SW3及SW4分别转换到输入端c及输入端d，数据D.Vc从触发器FF13通过转换器SW3输入到加法器ADD的输入端a。同时，数据E6从触发器FF17通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。其中，由于ADS信号呈现为“L”，“异”门XOR3及加法器ADD进行上述那样的加法运算，进行数据E8＝(D.Vc)+E6的计算并予以输出。数据E8在时刻t9、时钟17ck上升时输入到触发器FF17并加以锁存。
随着以上动作的前置处理的结束，E7锁存在触发器FF16中，数据E8锁存在触发器FF17中。
此外，从时刻t9到时刻t10，转换器SW1及SW2分别转接到输入端c及输入端a，数据c从触发器FF3通过转换器SW1输入到乘法器MPY的输入端a。同时，数据Hc从HV计数器31通过“异”门XOR1及转换器SW2输入到乘法器MPY的输入端b。乘法器MPY进行数据C.Hc的计算并予以输出。数据C.Hc在时刻t10、时钟/10MCK上升时输入到触发器FF13并加以锁存。
又，从时刻t9到时刻t10，转换器SW3及SW4均转接到输入端c，数据A.Hc从触发器FF13通过转换器SW3输入到加法器ADD的输入端a。同时，数据E7从触发器FF16通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。其中，由于ADS信号变为“L”，“异”门XOR3及加法器ADD进行(A.Hc)+E7的加法处理并将计算结果作为数据x2加以输出。数据x2在时刻t10、时钟/10MCK上升时输入到触发器FF19并加以锁存后，在时刻t11、时钟/5MCK上升时输入到触发器FF20并加以锁存。
从下一刻t10到时刻t11，转换器SW1及SW2均转换到输入端a，数据A从触发器FF1通过转换器SW1输入到乘法器MPY的输入端a。同时，数据Hc从HV计数器31通过“异”门XOR1及转换器SW2输入到乘法器MPY的输入端b。乘法器MPY进行数据A.Hc的计算并予以输出。数据A.Hc在时刻t11、时钟/10MCK上升时输入到触发器FF13并加以锁存。
又，从时刻t10到时刻t11，转换器SW3及SW4分别转换到输入端c及输入端d，数据C.Hc从触发器FF13通过转换器SW3输入到加法器ADD的输入端a。同时，数据E8从触发器FF17通过转换器SW4及“异”门XOR3输入到加法器ADD的输入端b。其中，由于ADS信号呈现为“L”，“异”门XOR3及加法器ADD执行(C.Hc)+E8的加法处理，并将该计算结果作为y2加以输出。数据y2在时刻t11、时钟/5MCK上升时输入到触发器FF18并加以锁存。
从上述时刻t9到时刻t10，当Hc＝0时计算数据x2。从时刻t10到时刻t11，当Hc＝0时计算数据y2。下面，在时刻t11之后对数据Hc从1到255同样地计算数据x2及y2，即，计算1条扫描线段的数据x2，y2。
在时刻t11，由时序信号发生器30输出的AE信号下降时，激活三态缓冲放大器BA1到BA6。因此，从时刻t11到时刻t13，由三态缓冲放大器BA1输出的最高2位的数据“00”，分别锁存在触发器FF18及FF20中的Hc＝0时的数据y2(10位)及x2(10位)中各自高7位的所述yC及xC构成的共计16位的地址CAAO通过地址15b输出到VRAM7b。VRAM7b在时刻t13输入地址CAAO。又，分别锁存在触发器FF18及FF20中Hc＝0时的数据y2及
中的各低3位数据yd及xd分别通过触发器FF22锁存在触发器FF23中。
下面，在时刻t13以后，以时钟/5MCK为周期将包含数据Hc从1到255的数据Yc及Xc的地址CAA1到CAA255周期地重复，通过地址15b输出到VRAM7b。又，对应于各数据Hc的数据Yd和Xd分别同上所述，通过触发器FF22锁存在触发器FF23中。
VRAM7b对来自背景画地址控制电路24、通过地址总线15b输入的地址CAA0到CAA255予以响应，将各地址中存储的8位字符码CA0到CA255以时钟/10MCK为周期通过数据总线16b输出到背景画地址控制电路24内的触发器FF21中。该8位字符码CA0到CA255锁存在触发器FF21中。
此外，和字符码对应的数据Yd及Xd(计6位)如上述那样锁存在触发器FF23中。因此，从时刻t15到时刻t17，将由最高2位的“00”、锁存在触发器FF21中的8位字符码、数据Hc＝0时的数据Yd及Xd(计6位)所构成的16位的地址CCAO通过3态缓冲放大器BA4到BA6以及地址总线15a输出到VRAM7a。在时刻t17将地址CCA0输入到VRAM7a接着，在时刻t17以后，同样地，在数据Hc＝1到255期间的地址CCA1到CCA255从背景画地址控制电路24通过地址总线15a输出到VRAM7a。
VRAM7a对来自背景画地址控制电路24、通过总线15a输入的地址CCA0到CCA255予以响应，以时钟/10MCK为周期通过数据总线16a将各个地址中存储的8位色数据CD0到CD255输出到背景画数据处理电路25。
如图2所示，就28个字符的224条扫描线段而言，通过对以上所述的就一条扫描线所进行的背景画的旋转及放大缩小处理，可藉以实现一个显示图象区域41中背景画的旋转及放大缩小处理。
如上所说明，背景画地址控制电路24根据从CPU2输入的旋转及放大缩小处理的常数数据A、B、C、D，计算并输出存储有旋转及放大缩小时静止画字符码的地址CCA0到CCA255，对此地址响应，通过将由VRAM7b输出的字符码(8位)和数据Yd及Xd构成的地址CCA0到CCA255予以输出，从而能够从VRAM7a将旋转及放大缩小处理时的每个点对应的8位的色数据输出到背景画数据处理电路25。此后，将背景画的色数据(8位)由背景画数据处理电路25锁存之后，输入到优先级控制电路26。
另外，7位的动画数据从动画数据处理电路23输入到优先级控制电路25。优先级控制电路26对此予以响应，根据动画数据内所含的2位的优先级数据对动画数据和背景画数据进行优先级判定，将动画数据或背景画数据中优先级高的一方输出到色信号发生器28。色信号发生器28对此予以响应，将输入的动画数据或背景画数据变换为各种颜色的5位的RGB分离的数字信号，根据由HV计数器31给出的计数数据Hc及Vc，将RGB分离的数字信号输出到显示装置8及NTSC编码器32。所以，经以上的处理，根据从CPU2输入的旋转及放大缩小处理的旋转角度γ及放大缩小倍率α、β，就会将对应于VRAM7存储的背景画数据的原背景画进行了旋转及放大缩小后在显示装置8中显示出来。
因此，在本实施例中，根据用于显示例如图11所示图象的平面的背景画象数据，能够显示图12到图16中分别示出的有立体感或有深度的背景或道路成弯曲状一类的背景。又，在将本发明用于例如模拟游戏的场合下，作为最佳实施例，如要使背景图象旋转的同时进行放大缩小处理，以便三维空间地或立体地显示飞机起飞着陆时的背景画面，而能够如同从跑道或空中看地图似的忽远忽近的旋转的背景图象，而得以更进一步提高背景图象的表现力。
对将如图11那样的原背景图象变换为如图12所示背景图象的场合不进行旋转处理，予以详细说明。在该场合下，式(10)中参数A的x方向放大缩小率α越接近图象下部越大。又，在该场合下，由于没有进行y方向的放大缩小处理，故而(12)式中参数据D的y方向放大缩小率β可按照规定那样保持不变。
在将如图11那样的原背景图象变换为如图13所示背景图象的场合下，随着x方向的卷动偏移值Hp每行进行变化而进行x方向的放大处理。在该场合下，在顺次更改参数x1的同时，(2)和(3)式的参数A和B的x方向放大缩小率α越接近图象下部越大。又，该场合下，由于没有进行y方向的放大缩小处理，故而(4)和(5)式中参数C和D的y方向放大缩小率β可按照规定那样保持不变。
在将如图11那样的原背景图象变换为如图14所示背景图象的场合下，进行y方向的放大处理。在该场合下，式(12)中参数D的y方向放大缩小率β越接近图象下部越大。又，在该场合下，由于没有进行x方向放大缩小处理，故而(10)式在参数A的x方向放大缩小率α可按照规定那样保持不变。
在将图11那样的二维的原背景图象变换为如图15所示的三维的有立体感的背景图象的场合下，将图13及图14的处理进行组合。即，在该场合下，在使(10)式中参数A的放大缩小率α越接近画面底部越大的同时，逐行改变上卷偏移值Hp并顺次改变(13)式中的参数x1，再使(4)式及(5)式参数C及D的y方向放大缩小率β越接近画面底部越大。
下面具体说明旋转处理。在将如图11所示的原背景图象变换为例如图16所示那样，即，在一个帧期间的一个画面的垂直方向上多次(图16中是3次)分割并交替以45°旋转方向变化的场合下，对每个应分割的垂直坐标位置改变(2)式-(5)式中参数A的角度γ。
又，在将图11所示原背景图象原样地进行旋转的场合下，对每个帧使(2)式-(5)式中参数A的角度γ每次一定值地慢慢加以改变，但由于该场合下变化状态图示较难，故将图解略去。
如以上所说明，在将对应于VRAM7中存储的背景画数据的原背景画进行了旋转及放大缩小的场合下，由静止画地址控制电路24计算出VRAM7中的地址，从VRAM7中读出旋转及放大缩小处理时背景画的色数据并产生图象信号在显示装置8中显示出来。CPU2只设置常数而无须计算旋转及放大缩小后图象的各个位置，因此可进行其它的图象处理。所以，和先有的旋转或放大缩小处理技术相比，具有提高了CPU的处理能力的优点。又，在由上述的转换器SW1到SW4、乘法器MPY、加法器ADD等硬件构成的背景画地址控制电路24进行旋转及放大缩小时，由于计算出与水平方向及垂直方向各位置相对应的VRAM7中背景画图象的数据的存储地址，因此和先有技术相比，可进行高速的旋转及放大缩小的处理。并且，一个背景画地址控制电路24的各种电路是通过时分处理实现旋转处理或放大或缩小处理的，因此比起设置分别处理的专用电路的场合具有简化了电路结构、价格便宜的优点。
在图象处理装置1中，由于要计算出旋转及放大缩小的背景画数据的存储地址并读出背景画数据，所以能保存背景画数据。因此，在将图象旋转一次的场合下，不会象以往那样累积各次旋转的计算误差，而在与原背景画不同的位置上显示或出现背景画形状变形之类的现象。
又，在以上实施例中，虽描述了用于使背景画旋转及放大缩小并显示的图象处理装置1，但并不局限于此，本发明也可构造用于进行旋转处理、及放大缩小处理中至少一种处理的装置。这时，无须改变背景画地址控制电路24的结构，在只作旋转处理的场合下，如上述那样，设由CPU2计算出的常数α及β为0，又，在只作放大缩小处理的场合，只要将由CPU2计算的常数据γ设为0就行。
又，在实施例中，虽然已就字符方式的图象处理装置进行了描述，但并不局限于此，毫无疑问，本发明可适用于这样一种图象处理装置，即使用带有和VRAM区域40对应的色数据的VRAM并以点为单位指定地址而得到色数据的所谓点映象方式的图象处理装置。
本发明的详细说明的图示，只用作图解及实例，显然，并不构成对本发明的限定，而本发明的精神和范围仅由所附的权利要求书所限定。
权利要求
1.一种图象处理装置，它配备有在对应于旋转处理前的背景图象的显示位置的地址中存储有背景图象的图象数据的存储装置，根据旋转处理的控制数据，计算出对应于进行了背景图象旋转处理时的背景图象显示位置在所述存储装置中的地址的计算装置，读出在由所述计算装置计算出的所述存储装置的地址中存储的图象数据的读出装置，以及根据由所述读出装置读出的图象数据，产生图象信号的图象信号发生装置。
2.一种图象处理装置，它配备有在对应于旋转及放大缩小处理前的背景图象的显示位置的地址中存储有背景图象的图象数据的存储装置，根据旋转及放大缩小处理的控制数据，计算出对背景图象进行旋转处理及放大缩小处理中至少一种的处理时，对应于背景图象显示位置的所述存储装置中的地址的计算装置，读出在由所述计算装置计算出的所述存储装置的地址中存储的图象数据的读出装置，以及根据由所述读出装置读出的图象数据，产生图象信号的图象信号发生装置。
3.根据权利要求2所述的图象处理装置，其特征在于所述计算装置包含有将用于旋转及(或)放大缩小的参数(A、B、C、D)、旋转及(或)放大缩小的中心坐标数据(x0，y0)以及背景画的坐标数据(x1，y1)作为控制数据产生的控制数据产生装置。根据从所述控制数据产生装置输出的参数(A、B、C、D)和中心坐标数据(x0，y0)以及坐标数据(x1，y1)进行如下式矩阵计算的矩阵计算装置，
其中，设x方向放大缩小倍率为α，y方向放大缩小倍率为β，旋转角为γ时，A＝1/αcosγ，B＝1/αsinγ，C＝-1/βsinγ，D＝1/βcosγ，设水平方向偏移数据为Hp，水平方向显示位置数据为Hc时X1＝Hp+Hc，设垂直方向偏移数据为Vp，垂直方向显示位置数据为Vc时，y1＝Vp+Vc。
4.根据权利要求3所述的图象处理装置，其特征在于所述图象处理装置是为在光栅扫描型显示器上显示背景画所用的图象处理装置，所述计算装置在光栅扫描型显示器的水平回扫期间中进行先行的计算处理，而在水平扫描期间进行其余的计算处理。
5.根据权利要求4所述的图象处理装置，其特征在于所述图象处理装置是为在光栅扫描型显示器上显示背景画所用的图象处理装置，所述存储装置包含大于和光栅扫描型显示器纵横尺寸对应的存储区域的存储区域，所述控制数据发生装置包含产生用于指定比显示尺寸大的存储区域内存储的图象数据中的与显示尺寸对应的显示区域的数据的装置。
6.根据权利要求4所述的图象处理装置，其特征在于所述计算装置包含在假设用于旋转及(或)放大缩小的参数数据为A(＝1/αcosγ)，B(＝1/αsinγ)，C(＝-1/βsinγ)，D(＝1/βcosγ)、设旋转及(或)放大缩小的中心坐标数据为(x1，y1)，设背景画的坐标数据为(x2，y2)，设x1＝Hp+Hc，其中Hp为水平方向偏移数据，Hc为水平方向显示位置数据，设y1＝Vp+Vc，其中Vp为垂直方向偏移数据，Vc为垂直方向显示位置数据，可进行下式计算x2＝A(HP-xO)+B(VP-yO)+xO+A·HC+B·VCy2＝C(HP-xO)+D(VP-yO)+xO+C·HC+D·VC的装置。
全文摘要
图象处理装置包含VRAM，在该VRAM中存储原背景图象的图象数据。根据由CPU设定的常数，由背景画地址控制电路计算出将原背景图象旋转及放大缩小后的VRAM的地址。从VRAM的该地址读出旋转及放大缩小处理时背景图象的色数据，并由该色数据产生电视信号。
文档编号G06T13/80GK1049729SQ9010759
公开日1991年3月6日 申请日期1990年8月1日 优先权日1989年8月1日
发明者高桥丰文, 三好通贵, 大竹雅博, 西海聡 申请人:株式会社理光, 任天堂株式会社