专利名称：数据传输装置与使用该装置的视频游戏机的制作方法
技术领域：
本发明涉及一数据传输装置，尤其是涉及通过多个数据发送器之间的数据总线发送并接受数据的装置。这里，数据发送和接收装置定义为一个可向数据总线送出数据并从数据总线接受数据的电路装置。因此，一存贮装置也可看作是一个数据发送和接收装置。本发明还涉及一可以连续传输从存贮装置读出的数据传输装置。此外，本发明还涉及从字节界向存贮装置写数据的数据传输装置。另外，本发明还涉及使用上述传输装置的视频游戏机。
背景技术：
数据处理设备，如视频游戏机，即-信息处理装置，包括多个功能线路，每个线路被指定执行一特定功能，并具有一个如上述定义的数据发送与接收装置。
多个数据发送与接收装置之间，例如在CPU和一存贮装置之间高速发送与接收数据是必要的，因此，多个CPU，存贮装置或诸如此类的装置，作为数据发送与接收装置与一数据总线连接，数据的传输是通过数据发送与接收装置之间的数据总线完成的。在通过总线传输地址的一般系统中，所有数据发送接受装置，如CPU、RAM和VDP(视频显示处理器)都与一条数据总线连接。
因此，在具有上述结构的一般系统中，在一定时间数据总线上的现有数据只能有一个，以防止数据碰撞。
于是，不能在CPU和RAM之间以及外部存贮器和VDP之间同时传输各种不同数据就成为一个问题。另外，当互相接口的数据发送和接收装置的总线尺寸之间存在着差别时，每个数据发送和接受装置应该有自己的接口线路，以便与共同总线，即CPU总线接口。
另外，在一视频游戏机即数据处理器或信息处理装置中，一外部存贮器，也就是一个存贮盒，插接在一个视频游戏机的操作台上，从存贮盒中读出的数据通过总线传送到控制台。
近年来，CPU的处理速度已经增加，因此，一个系统中的数据传输速度也加快了。
但是，在这种情况下，应该考虑到数据发送的高速度造成干挠(impedment)无线电波向外界泄漏。FCC(联邦通讯委员会)或类似机构已经预先制定了限制干挠(impedment)无线电波泄漏的标准。
因此，由于FCC的这种标准，在将总线上的数据，从一外部存贮设备传输到控制单元时，不能用高速度就成为一个问题。
现在，如上面描述的，在一数据处理器，如一视频游戏机中，要求数据能在可看作是一个功能线路的CPU和存贮器之间高速传输。
在这种情况下，为减少CPU上的功能负载。已经使用一个直接存贮器存取设备(DMA)来传输数据或作数据转换。
图1解释一个使用直接存贮存取设备的普通系统的操作，图2为图1系统的操作时序图。
图1为一视频游戏机的构造实例。该游戏机包括一个直接存贮器存取线路(DMA)60，一个执行并控制游戏程序的主机CPU 61，一个在游戏执行期间存贮数据的工作RAM 62，一个控制滚动图形和显示于图形或模块的显示处理器(VDP)63。一数据总线64与上述每个线路连接。
用这种结构，从RAM 62向VDP 63的数据传输操作将参照图2所示的时序图予以描述。DMA 60与一时钟信号CLK同步将一地址送出，以便从RAM62读出数据，并把读出的数据送至一地址总线(图中未出示，但从数据总线64独立提供，见图2a①)。
根据读地址，数据从总线64上的RAM 62读出(图2b②)。从总线64上的RAM 62读出的数据暂时存贮在DMA 60中的一个临时寄存器中(图中未出示，图2c③)。
另外，从DMA 60输出一个写地址到上述地址总线(图2a④)。DMA 60中临时寄存器中的内容与写地址同时输出至总线64(图2b⑤)。
结果，从总线64上的RAM 62读出的数据就按照输出到地址总线上的写地址写给VDP 63(图2b⑥)。
这样，地址总线和数据总线都应根据图2分时使用，进入RAM 62和VDP63。因此，不可能连续从RAM 62读写数据至VDP 63。
相反，近年来，一种输入输出与一时钟信号同步的同步DRAM已经用来作为一个RAM 62来高速传输信息。但是，使用上述的普通结构不可能利用从同步DRAM连续读出数据的特点，同时也不能连续处理数据。因此，也很难在VDP 63中高速处理数据。
在上述的可视游戏机，RAM应包括一个由一多字节单元根据CPU一个位的宽度定义的边界，也就是说必须由每个多字节单元(必要时该单元可看作是一个长字)读出数据。因此，一个用来把一个可视图象作为一组图素来显示的位映象存贮器包括一个多字节界。
图3A为普通RAM中一个数据结构的例子81。例如，以一32位宽度(4字节)的RAM为例，数据作为一个4字节的单元从RAM读出。
因此，每一个4字节单元(即多位字节)存在一个长字边界83。图3A中，数据“A”“B”、“C”、“D”分别存贮在0字节、第1字节、第2字节和第3字节中。然后数据“ABCD”可作为一个长字一次读出。
与此相反，图3B所示的位映象存贮器的数据结构例82的每个多字节单元也包括一个长字节界83，因为数据是通过一个多字节单元写入的。
如果一个图素用8位(1字节)来表示，位映象中水平排列的4个图素则用一个长字(4字节)表示。因此，每4个水平方向的图素就出现一个长字节83。
用这种存贮结构，当从长字界83写数据时，为了给16个图素写数据，需要4次访问。但是在位映象存贮器中，为了自由地构成显示图象，需要通过一个图素，即一个字节写数据。在这种情况下，如图3B所示，为了通过一个字节写数据，需要从字节界84写数据。
因此，因为要从字节界84写以及要写每一个字节，问题就变成，要为16个图素写数据就需要16次访问处理，这样就造成DMA传输速度的延迟。
本发明概述因此，本发明的一个目的是提供一种可以在多个数据发送和接收装置之间同时传输数据的数据传输设备。
本发明的一个更特殊的目的是提供一种数据传输装置，这种装置不需要提供每个数据发送和接收装置与CPU总线接口的接口线路，即使多个数据发送与接收装置的总线尺寸互不相同。
本发明的另一个更特殊的目的是提供一种使用数据传输装置的视频游戏机，这种数据传输装置可使用高速CPU并可传输从一外部存贮装置读出的数据，外部存贮装置插接在游戏机的控制台上，并通过总线与高速CPU连接。
本发明的另一个目的是提供一个利用能连续读出数据的同步DRAM的特征传输数据的数据传输装置。
本发明还有一个目的是提供一种使用DHA的数据传输装置，即使数据是从一字节界写往一位映象存贮器，用这种方法能减少对位映象存贮器的访问次数。
本发明的另一个目的是提供一种使用DMA(直接存贮器存取线路)的数据传输装置，它在从一字节界写数据时可以减少传输时间。
本发明还有一个目的是提供使用根据本发明制造的数据传输设备的视频游戏机，这种数据传输设备在视频显示处理器中进行高速滚动和子画面处理。
为了实现上述目的，一根据本发明制造的数据传输装置通过相应的外部总线与多个数据发送与接收装置连接，以在多个数据传输与接收装置之间进行数据传输；该数据传输设备包括多个与每条对应的外部总线连接的总线接口线路和一个直接存贮器存取线路，该存取线路在操作上与在上述多个总线接口线路之间传输数据的多个总线接口线路连接。
另外，根据本发明，数据传输装置中，多个总线接口线路中至少有两个分别与尺寸互不相同的外部总线连接；一个数据处理线路分割或合并数据，以便在尺寸互不相同的总线间传输数据时能与数据传往的任何一个总线尺寸一致。
还有，在根据本发明制造的数据传输设备中，通过一内部总线连接多个总线接口线路和直接存贮器存取线路，该内部总线的尺寸相当于上述外部总线的最大尺寸。
在根据本发明制造的数据传输装置中，数据处理线路根据多个时序把具有第一个总线尺寸的第一外部总线上的数据分割，然后把分割后的数据送往具有第二总线尺寸的第二外部总线，第二外部总线尺寸小于第一外部总线尺寸。
相反，在根据本发明制造的数据传输装置中，数据处理线路在多个时序把具有第二总线尺寸的第二总线上的数据合并，然后把合并后的数据送往具有第一总线尺寸的第一外部总线，第一总线尺寸大于第二总线尺寸。
另外，根据本发明制造的信息处理装置包括一个数据传输装置，多个数据发送和接收装置和把数据传输装置与相应的多个数据发送与接收装置中的一个相连接的多个外部总线。上述数据传输装置有多个总线接口线路，每个相应的外部总线均与之连接；和一个直接存贮器存取线路，该线路操作上与多个总线接口线路连接，以在上述多个总线接口线路之间传输数据；与其中一个数据发送与接收装置连接的一条外部总线的总线尺寸为与该数据传输装置连接的外部总线中的最小尺寸。
如上所述，在本发明中，数据传输装置包括一个系统控制单元，该控制单元通过相应的总线与多个数据传输与接收装置连接。
该数据传输系统由多个总线接口线路和一个直接存贮器存取(DMA)线路组成，多总线接口线路与相应的总线连接，直接存贮器存取线路把送给一个总线接口线路的数据送给另一个总线接口线路，多总线接口线路根据所连接的总线尺寸将数据分割或合并。
因此，即使连接的总线尺寸不同，数据发送和接收装置之间的数据传输也变得容易了。另外，因为有了连接相应总线的多个总线接口线路，不再需要为每个数据发送和接收装置提供任何分别与CPU接口的接口线路。
另外，一个利用可连续读数据的同步DRAM的特征来传输数据的数据传输装置与一个第一外部总线和一个总线尺寸为第一总线尺寸1/n(n为正整数)的第二外部总线连接，还包括一个直接存贮器存取线路，它把第一总线上送给第一总线接口线路的数据传给第二总线接口线路，本装置还包括一个与第一和第二总线接口线路以及直接存贮存取线路连接的内部总线，其总线尺寸与外部总线相同；第一总线接口线路把第一外部总线上以与一时钟同步的、预先确定的周期连续传输的数据转换为周期为预先确定周期的1/n的数据，并把转换后的数据输出到内部总线；直接存贮器存取线路把数据移动1/n周期，并把移动后的数据重新传送给内部总线；第二总线接口线路取得从直接存贮存取线路重新传送给内部总线的、周期为1/n的数据，把已取得的数据变成周期为1/n的连续的数据系列，并把周期为1/n的连续数据序列重新传送给第二外部总线。
如上所述，在本发明中，总线接口线路与一时钟同步，以把第一总线上的数据输出到系统控制单元的一条内部总线上，第二总线接口线路把周期为预先确定周期的1/n的数据在预先确定的周期内从直接存贮存取线路(DMA)送往第二总线。
因此，根据本发明，就能够把第一总线上具有预先确定周期的数据在预先确定的周期连续送往第二总线。
另外，该数据传输装置还包括一个同步DRAM，其输入输出信号均与一时钟信号同步，并且与第一外部总线连接，以便读从同步DRAM输出的数据并把数据送往第一总线接口线路。因此，有可能利用同步DRAM连续读数据的特点。
更为具体地，通过把上述正整数n用作2，第二接口线路可把取自直接存贮存取线路(DMA)的数据作为1/n数据序列的上、下数据送往第二总线。
即使数据从一字节界写到位映象存贮器，根据本发明，一使用可减少访问处理次数的DMA的数据传输装置包括第一和第二锁存线路(latchcircuit)和一个选择器；第一锁存线路用于锁存读入的n字节数据；第二寄存线路操作上与第一锁存线路连接，用于锁存从第一锁存线路输出的(n-1)字节数据；第一锁存线路中锁存的n字节数据以及第一锁存线路中锁存的n字节数据和第二锁存线路中锁存的(n-1)字节数据组合并顺序移位一字节形成的n字节组合数据提供给选择器，以从提供的n字节中选择所需的n字节数据组。
因此，在DMA中，按多字节从第一存贮器中读出的数据被移位，以便以多字节送往第二存贮器。因此，从字节界以多字节传输写入第二存输器就成为可能的了。例如，为了给16个象素传输数据，至多需要5次访问处理，这样就大大缩短了传输时间。
另外，构成简单结构的线路，如一对锁存线路和一个选择器也是可以实现的。
还有，由于选择器选择数据，可以减少移位操作延迟的时间，因而可高速传输数据。
本发明的目的、特征和优点将表现于下述关于本发明实施例的详细描述中(参见附图)。
附图简述图1为对应于本发明第二特征的传统实例的解释性操作图。
图2为与图1对应的操作时序图。
图3A和3B为对应于本发明第三特征的传统实例的解释图。
图4为本发明实施例的框图。
图5为图4所示每条总线结构的例子。
图6为图4所示一系统控制单元的结构框图。
图7为本发明实施例的操作时序图。
图8为本发明实施例的操作时序图。
图9为本发明实施例的信号结构例。
图10A为图9所示总线6的内容。
图10B为图9所示总线6的时序图。
图11为本发明第二特征实施例的解释图。
图12A和12B为一通用同步DRAM读、写操作的例子。
图13为本发明第三特征的一个实施例，说明通过多字节单元的传输操作。
图14为与图13对应的操作时序图。
图15为一字节界的传输操作解释图。
图16为图15的操作时序图。
图17为一字节界的传输的一个操作解释图。
图18为图17的操作时序图。
图19为传输字节界的另一个操作解释图。
图20为图19的操作时序图。
图21为中一个传输字节界的操作解释图。
图22为图21的操作时序图。
优选实施例的描述图4为本发明的一个实施例以及在一可视游戏机中使用根据本发明制作的数据传输装置的实施例框图。在下述描述中，用同样的参考数字表示或识别相应的或同样的部件。
图4中虚线包围的区域100是游戏机的控制台。第一总线(CPU-BUS)5、第二总线(B-BUS)6和第三总线(A-BUS)8是该数据传输装置的外部总线，CPU和存储器或类似的东西连接作为与每条外部总线对应的数据传输和接收装置。如上所述，数据传输和接收装置定义为可从数据总线接收数据并向数据总线传输数据的线路装置。
另外，第一总线(CPU-BUS)5、第二总线(B-BUS)6和第三总线(A-BUS)8共同与控制单元1连接。在下述的实施例中，系统控制单元1相当于一个数据传输装置，这是本发明的一个目的。
在图4所示的例子中，第一总线(CPU-BUS)5的总线尺寸为32位，第二总线(B-BUS)6和第三总线(A-BUS)8各自具有16位的总线尺寸。
图4中，一主机CPU2包括一对控制整个游戏机的高速CPU。一同步DRAM3是主机CPU2使用的工作RAM。
系统控制单元1有控制上述各条总线的功能。系统控制单元1的结构例将与图6一起进行解释。
参考数字41和42为第一和第二视频显示处理器(VDP)。
第一VDP 41具有控制在屏幕上显示子画面(sprite)或模块的功能。一视频RAM 410与第一VDP 41连接。视频RAM 410贮存第一VDP 41和字符数据的控制指令。
另外，帧缓冲存贮器(FB)411和412与第一VDP 41连接。FB411和412每个都具有由一对存贮装置组成的双缓冲器结构。当把一个帧的图象数据写到一个存贮装置时，另一帧的图象数据可从另一个存贮装置读出。
第二VDP 42控制一画面在屏幕上的滚动并确定在屏幕上显示一画面的优先顺序。一视频RAM 420与第二VDP 42连接。第二视频RAM 420贮存滚动图、位映象图和系数数据。
主机CPU 2和同步DRAM 3通过第一总线(CPU-BUS)5与系统控制单元1连接。同时，第一和第二VDP 41和42通过第二总线(B-BUS)6与系统控制单元1连接。
另外，与第三总线(A-BUS)8连接的盒式存贮器80是一个外部存贮装置，插接在游戏机控制台100上。该盒式存贮器有一个内装的存贮元件，用以存贮游戏程序。第三总线(A-BUS)8具有与第二总线(B-BUS)6同样的总线尺寸。
CD-ROM驱动单元91通过光盘控制单元9并进一步通过一生成外部图象信号(如MPEG，移动画面专家组)的功能块与第三总线(A-BUS)8连接。
第三总线(A-BUS)8的一部分可延伸至游戏机控制台100之外。如果数据传输速度变快，由于干挠(impediment)无线电波泄漏，FCC(联邦通讯委员会)的标准可能得不到满足。本发明的目的之一就是解决此问题。
与第一总线(CPU-BUS)5连接的CPU控制器31在两个高速CPU访问同步DRAM 3和系统控制单元1时对第一总线(CPU-BUS)5进行仲裁。
当CPU 2访问一I/O控制器(SMPC)32和RAM/ROM 33时，CPU控制器31对控制进行监督。一控制键30可插接到游戏机控制台100上，由游戏人进行操作。
另外，一转换线路401把从第二VDP 42输出的模拟RGB信号转换为视频信号。从转换线路401输出的视频信号显示在一显示装置40上。
一声源处理器7(SCSP)与第二总线(B-BUS)6连接，以控制PCM/FM声音的形成。一声音CPU 70和为CPU 70工作的RAM 71与声源处理器7连接，CPU控制声源处理。
另外，一D/A转换器8与声源处理器连接，以把数字源转换为模拟信号，然后以音频输出。
一PLL线路20生成的整个系统提供的基本时钟信号。正如前面所解释的，在图4所示的可视游戏机实施例中，系统控制单元1作为一个按照PLL线路20的基本时钟工作的中心线路与总线尺寸各不相同的第一总线(CPU-BUS)5、第二总线(B-BUS)6和第三总线(A-BUS)接口；其中第一总线(CPU-BUS)与主机CPU 2及同步DRAM 3连接，第二总线(B-BUS)与第一及第二VDP 41和42连接，第三总线(A-BUS)与存贮盒连接并延伸至游戏机控制台100之外。
第一总线(CPU-BUS)5、第二总线(B-BUS)6和第三总线(A-BUS)8的结构例将与图5一起更具体地进行解释。
图5中，第一总线(CPU-BUS)5具有32位的总线尺寸，CPU2、同步DRAM 3和CPU控制器31均与之连接。第三总线(A-BUS)8具有16位总线尺寸，CD-ROM驱动器91和盒80与之连接。
另外，第二总线(B-BUS)6具有16位总线尺寸，第一和第二VDP 41、42以及声源处理器7与其连接。
在第一至第三总线5、6、8上，数据以28MHg的总线时钟进行传输，该时钟以PLL线路20提供的基本共用时钟为基础。
图6为系统控制单元1根据本发明的作为一数据传输装置的详细结构例。图7和图8为本发明实施例操作时序图。图7为从第一总线(CPU-BUS)5向第二总线(B-BUS)6传输数据的操作时序图。图8为从第三总线(A-BUS)向第二总线(B-BUS)6传输数据的操作时序图以及与第一总线(CPU-BUS)同时操作的状态。
图7、8中圆圈中的数字表示图6中每一部分的信号时序图。
图6中，系统控制单元1包括第一总线接口线路11，第二总线接口线路12、第三总线接口线路14和一个直接存贮器存取线路(DMA)10。
一具有与第一总线(CPU-BUS)5同样总线尺寸一32位的内部总线13连接这些线路。另外，第一总线接口线路11与第一总线(CPU-BUS)5连接。第二总线接口线路12和第三总线接口线路14分别与第二总线(B-BUS)6和第三总线(A-BUS)8连接。
现在首先解释从第一总线(CPU-BUS)5到第二总线(B-BUS)6的数据循环(参见图7)。
第一总线接口线路11由触发器FF110、111以及具有晶体管逻辑电路(TTL)和三元逻辑的三状态缓冲器112和113组成。从PLL线路20送出的基本时钟CLK提供给这些线路以调节操作。
当触发器FF110的输入，也就是第一总线(CPU-BUS)5上的一个信号是从同步DRAM 3读出的数据时，该信号连续出现(如图7①所示)。连续数据取决于同步DRAM 3的特点，DRAM 3中输入输出信号与时钟同步。
在图7所示的例子中，控制为每2个基本时钟CLK周期(图7①)在第一总线(CPU-BUS)5上连续输出一个数据。因此，三状态缓冲器112把第一总线上的输出转换为图7②中所示的时间信号，然后把该转换后的时间信号输出至内部总线13。
同时，DMA 10由触发线路FF101和102，选择门103和三状态缓冲器104组成。触发电路FF101把内部总线13送来的32位数据分成n组8位数据，并把分割后的8位数据组通过B1-B4总线输入选择门103。
触发电路FF102接收从触发电路FF101送来的上3组分割数据，并把它们输入选择门103。选择门103有4个输入端，0-3。被分割并顺序按8位移动的32位数据输入0-3的每个输入端。
选择门103根据选择信号35选择输入4个输入端0-3的输入信号，并通过三态缓冲器104把它们输出到内部总线13，然后以图7③中的时序从DMA 10输出。
如图7所示，从DMA 10输出的时间(图7③)比从第一总线接口线路输出的时间(图7②)移动了一个基本时钟周期，这样就能够防止数据在总线13上发生碰撞(图7②和③)。
另外，第二总线接口线路12将从DMA 10输出的数据放入内部总线13。第二总线接口线路12由触发线路FF120、122、124、125，选择门121和三态缓冲器123、126组成。
第二总线接口线路12的触发线路FF120以2个基本时钟CLK的周期(图7④)取内部总线13上的数据。
另外，选择门121交替选择上16位(A′H)和下16位(B′H)，然后通过触发线路FF122和三态缓冲器123把它们输出到第二总线(B-BUS)6。
对第一总线(CPU-BUS)上的操作可与把第三总线(A-BUS)8上的数据传输到第二总线(B-BUS)6同时进行，现在就描述这种情况。
第三总线(A-BUS)8上的数据通过与两个基本时钟CLK周期同步(图8⑥)而生成。第三总线接口线路14把第三总线(A-BUS)8上的数据作为上数据和下数据(图8⑦、⑧)。
也就是说，第三总线接口线路14具有与第二总线接口线路12一样的结构。第三总线(A-BUS)8上的数据交替输入一对触发器FF143、144。触发器FF143、144的输出通过三态缓冲器接口线路145组成32位数据并送往内部总线13(图8⑨)。
DMA10以一个基本时钟接收并移位送至内部总线13的32位数据，并再次把移位后的32位数据输出到内部总线13(图8③)。第二总线接口线路12以4个基本时钟的周期取输出信号(图8④)。
另外，第二总线接口线路12以一个基本时钟CLK周期分别取16位上数据(A′H)和下数据(A′L)(图8①)。
在上述操作的同时，在第一总线(CPU-BUS)上以一个基本时钟CLK周期操作32位独立数据(图8①)也是可能的。
正如上面解释的，根据本发明，在与不同尺寸的总线连接的数据传送和接收装置之间传输数据成为可能。另外，不需要提供任何在每个与相应数据总线连接的数据传输和接收装置中与CPU总线5连接的接口线路，因为系统控制单元具有为每个数据传输与接口装置提供的内部总线接口线路。
图9为一详细的实施例，其中通过第一总线(CPU-BUS)5送出的数据经过具有有限总线尺寸的第二总线(B-BUS)6，通过访问第一VDP 41或第二VDP 42进行传输。
图9中，系统控制单元1是向第一VDP 41传输数据的一个例子。
为了访问和传送通过第一总线(CPU-BUS)5从系统控制单元送给对应的第一VDP 41的数据，要求传输地址、数据及读/写区分信号。
一地址信号由A0-19位(需要20个信号行)、一个D0-15的16位数据(需要16个信号行)和具有读/写位的读/写区分信号(需要1个信号行)组成，总共需要37个信号行。
另外，虽然图4和图6中已作了简要解释，还需要一个指示系统控制单元1是否访问VDP 41的芯片选择信号(CS)，(O)/(I)，和一个指示第二总线(B-BUS)6上的数据是否有效(O)/(I)的数据允许信号(DTEN)。
因此，上述显示芯片选择和数据有效的控制信号(CS和DTEN)被生成并送往两个信号行L1和L2，如图9所示。
同时，连接着系统控制单元1和第一、第二VDP 41、42的第二总线(B-BUS)6有16位总线尺寸。因此，在图9所示的实施例中，连接着系统控制单元1和第一VDP 41的第二总线(B-BUS)6有16条信号线或16位总线尺寸，并且在系统控制单元1和第一VDP 41之间还有2条控制信号线(供控制信号CS和DTEN使用)。
当系统控制单元1访问第一VDP时，系统控制单元1使芯片选择信号线(CS)指向LOW(0)，同时把地址分为上地址和下地址，以把它们传输给第二总线(B-BUS)6。
然后，当向第一VDP 41写时，写数据以数据1(DD1)、数据2(DD2)、数据3(DD3)……的形式送出，每个数据均以一个CLK时钟传输。
上述B-BUS6的内容示于图10A。图10A中，B15至B0为16位信号行，符号“-”表示一个未使用位。第二总线(B-BUS)6根据其内容被分为H1、H2，DD1、DD2……。
地址被分为上12位(H1)和下8位(H2)，并且上12位(H1)和下8位(H2)被送出。另外，一读/写信号RW被分配给上地址H1的剩余位，16位数据(D15-D0)分配到DD1之后。
第一VDP 41确认从系统控制单元1传输的芯片选择控制信号将数据地址送给第一VDP本身，然后取传给自己的数据。当处理来自第一VDP的读数据时，VDP 41取已分为上、下两部分的地址，并把所需的数据传给第二总线(B-BUS)6。
系统控制单元1接收通过第二总线(B-BUS)6从VDP 41传输的数据，并通过上述总线接口12、11、14以及DMA 10把它们传输给第一总线(CPU-BUS)5或第三总线(A-BUS)8。
通过上述16位第二总线(B-BUS)6，在系统控制单元1与第一VDP 41或第二VDP 42之间传输地址和数据是可能的。
另外，现在将与图10B一起对两个控制信号行L1、L2的控制信号CS和DTEN以及第二总线(B-BUS)6的操作进行解释，图10B为第二总线(B-BUS)的操作时序图。
图10B中，T1至T8…表示时钟CLK的时钟前沿。H1和H2分别表示第二总线(B-BUS)6上的上地址和下地址。DD1至DD4为第二总线(B-BUS)6上相应的数据。
在表示B-BUS6时序的图10B中，首先芯片选择信号CS在时钟CLK的T2时刻指向〔LOW(0)〕。同时，在T2到T3的时间内，系统控制单元1把上地址H1送给第二总线(B-BUS)6。随后，在T3到T4的时间内下地址H2送出。
当从系统控制单元1向第一VDP 41写时，数据DD1、DD2、DD3和DD4在T4时刻后每一个CLK时钟从系统控制单元1送往第二总线(B-BUS)6。同时，表示数据有效性的DTEN信号指向〔LOW(0)〕。VDP 41在任何时间在内部取H1、H2、DD1……。在DD1之后，只有当显示数据有效性的DTEN信号为〔 LOW(0)〕时才能写数据。
因此，在一定时间内不能进行数据传输的时候，系统控制单元1使显示数据有效的DTEN信号为〔HIGH(1)〕，然后省略对第一VDP的写操作。
在图10B的例子中，在Tm时刻输出数据DD4是可能的。因此，系统控制单元1再次使表示数据有效性的DTEN信号指向〔LOW(0)〕，同时在Tm和Tm+1的时间内输出DD4。
图10B为写4个数据，DD1至DD4的一个例子。芯片选择信号在Tm+1时刻变成〔HIGH(1)〕以结束向VDP41写。
现在，当从第一VDP41读出时，数据DD1、DD2、DD3和DD4在T4时刻之后的时钟CLK的每个时钟从VDP1输出。
在这种情况下，从系统控制单元1传输的表示数据有效性的DTEN信号被忽略，连续数据DD1、DD2、DD3和DD4在任何时间被取入系统控制单元1。
如果一定数量的数据读处理结束，系统控制单元1使芯片选择信号CS为〔HIGH(1)〕，以结束数据读入。
现在考虑从第一总线(CPU-BUS)5连接的一个RAM读至与第二总线(B-BUS)6连接的一个RAM的情况。在这种情况下，正如图4的解释所描述的，用同步DRAM3作为与第一总线(CPU-BUS)5连接的RAM。这就是本发明的第二个特点，即能够利用可连续从其中读出数据的同步DRAM3的特点来传输数据。
图11为一视频游戏机的原理结构，图中与图4和图6中所示的例子一样，使用了本发明的第二特征。
因此，用同样的参考数字表示和识别与图4和图6中对应的或同样的数字。
与图4所示结构作比较，图11所示的以本发明第二特征为依据的基本结构与图4所示的结构相对应，其中包括系统控制单元1、CPU2、同步DRAM3，第一和第二VDP 41、42、声源处理器7、第一总线(CPU-BUS)5和连接上述线路的第二总线(B-BUS)6。
另外，组成图11所示系统控制单元1的第一总线接口线路11、第二总线接口线路12和直接存贮存取线路10对应于图6所示的第一总线接口线路11、第二总线接口线路12和直接存贮存取线路(DMA)10。
图6中与内部总线13连接的第三总线接口线路14在图11中没有出示。这是因为第三总线接口线路14的结构与第二总线接口线路12相同，因为第三总线接口线路14与32位的内部总线13和16位的外部总线连接。
图6中，当16位数据从分别与第二和第三总线接口线路12和14连接的第二总线6和第三总线8向第一总线(CPU-BUS)5传输时，第二总线接口12中的触发电路FF124、125和三态缓冲器126组成16位至32位两个连续数据，并把它们输出到内部总线13。另外第三总线接口14中的触发线路FF143、144和三态缓冲器145以与第二总线接口线路12一样的方式组成并输出数据到内部总线13。
输出到内部总线13的32位数据通过DMA 10、第一总线接口线路11中的触发线路FF111和三态缓冲器113传送给第一总线(CPU-BUS)5，如上所述。
同步DRAM 3具有使输入输出信号与一时钟同步的特征。除了普通的DRAM特征外，还可连续读、写信号数据。图12A和12B为该特征的一个例子，同步DRAM 3使普通DRAM的操作与时钟同步。
图12A为包括同步DRAM 3的普通同步DRAM的读操作，图12B为写操作的时序图。读写操作根据控制信号/RAS、/CAS和/WE进行。
这些输入信号作为控制信号在同步时钟CLK的前沿时间同步输入。时钟CLK的周期为10ns，频率为100MHz，因此能够取入与时钟同步的输入信号。
因为时序图的内容与本发明的解释不直接有关，详细解释被略去。但从图12A和12B可以了解，连续输出并写DQ指示的数据，它们分别为读写数据。
用这种方法，数据读、写操作作为同步DRAM的一个特点连续进行。在本发明中，同步DRAM作为一个RAM使用，如图11所述。用图6所示的DMA的结构，就能够提供利用同步DRAM特点的数据传输装置。
另外，在第二特点的解释中，虽然在第一总线上的32位数据被分为2组16位数据并送往第二总线，本发明还不限于此，还可以把32位数据分为1/n(n为正整数)，然后将分割后的数据送出。
在传统的装置中，有一个访问次数增加的问题，即当开始从字节界写数据，并且是通过一个字节写时，DMA中的传输速度低。本发明的第三个特点就是解决上述问题，现在就解释这一点。
本发明的第三个特点是在图3和图6所示实施例的系统控制单元1的DMA10中实现的。
本发明的第三特点将再次与图6所示系统控制单元1的结构一起进行解释。另外，由于第三接口线路14具有与上面解释的第二接口线路12一样的结构，为简单起见，省略关于第三接口线路14的重复解释。
图6中，第一接口线路11包括一个锁存32位信号S1的第一锁存线路(触发)110，输出三态逻辑信号的三态缓冲器112、113以及锁存内部总线13上的32位信号的第二锁存线路111。
第二接口线路12包括锁存内部总线13上的32位数据S6的第一锁存线路120；一选择器121，它接收第一锁存线路120锁存并从120输出的并行32位数据36，并把其转换为一对16位数据；一锁存线路122，它锁存从选择器121输出的16位数据；和一个三态缓冲器123，它接收被第二锁存线路122锁存的16位数据，然后把三元逻辑信号输出给第二总线(B-BUS)6。
因为第二接口线路12把第二总线(B-BUS)6上的数据传输给内部总线13，因此第二接口总线12包括一对为16位数据的锁存线路124、125和一个三态缓冲器126，它合并被锁存线路124、125锁存的16位数据，并把32位的数据输出到内部总线13。
DMA 10包括一个第一锁存线路(触发)101，它锁存内部总线13上的32位数据；一个第二锁存线路(触发)102，它锁存数据下3个字节(24位)；一个选择器103，它接收从第一和第二锁存线路101和102输出的组合信号，并根据在选择端提供的选择信号S5选择并输出；和一个三态缓冲器104，它接收从选择器103来的输出信号并输出到内部总线13。
选择器103有4个输入端和一个输出端。即第一锁存线路101的4字节输出线B1-B4与选择器103的第一输入端0连接。第一锁存线路101输出线B1-B3的上3字节和第二锁存总线102的输出线B7的下1字节与选择器103的第二输入端1连接。
第一锁存线路101的输出线B1-B2的上2字节和第二锁存线路102的输出线B6-B7的下2字节与选择器103第三输入端2连接。第一锁存线路101输出线B1的上1字节和第一锁存线路102输出线B5-B7的下3字节连接到选择器103的第四输出端3。
因此，没有移位的四字节数据，输入到第一输入端0。被移一个字节的四字节数据，输入到第二输入端1。被移二个字节的四字节数据被输入到第三输入端2。被移三个字节的四字节数据被输入到第四输入端3。
因此，如果选择信号S5选择了第一输入端0，来自长字边界(指图3A和3B)的传送的执行如图13和14(稍后描述)。进尔，如果选择信号S5选择了第二输入端1，对字节边界(被移位一个字节)的传送将按图15和16执行。
如果选择信号S5选择了第三输入端2，对移位两个字节的字节边界的传输将按图17和18完成(以后详述)。
如果选择信号S5选择了第四输入端3，对移位三个字界的字节边界的传输将完成(图19、20)。
根据本发明的第三特点的DMA传输操作，现结合图13-22进行说明。
首先，如图13所示，长字节边界传输解释如下，要传送包括“A、B、C、D、E、F、G、H”的8个字节的数据，即，经第一总线(CPU-BUS)5把RAM 3(它相当于图4的SDRAM 3)的地址(0000h到0007h)的32个位，经过系统控制单元1以第2总线(B-BUS)6传输到RAM 420(它相应于图2中连接到VDP 42)。
如图14所示，数据S1的4字节按2个时钟经第一总线(CPU-BUS)5的输出被控制。数据S1在时刻t1(信号S2)被输出到内部总线13。因此，四字节并行数据S2经内部总线14在时刻t2被锁存电路101锁存在DMA 10中(信号S3)。
第一锁存电路101的输出S3被第二锁存电路102在时刻t4锁存(信号S4)。因此，选择器103的选择信号S5指示第一输入端0，以便从长字边界传送。
因此，选择器103选择锁存在第一锁存电路101中的四字节数据“ABCD”，将该数据做为数据S6输出。第二接口电路12在时刻t3把数据S6取入锁存电路120。
因为第二总线(B-BUS)6是16位的，如所示，具有信号S8，选择器121和锁存电路122把32位数据转换为两个串行数据组，每个组为16位。该数据经三态缓冲器123输出到第二总线(B-BUS)6。
以这种方式，具有多个字节的每个数据单元从长字边界被写，如图14所示。
类似于图13，DAM 3的数据(其地址为000h-0007h)经第一总线(CPU-BUS)5传送到(经第二总线(B-BUS)6)的RAM 420的地址0001h-0008h，从一字节边界(在本例中被移位一个字节)开始的DMA传送将按图15解释。
如图16所示，4字节数据S1在第一总线(CPU-BUS)5上每两个时钟被输出。数据S1在时刻t1被输出到内部总线13(信号S2)。因此，在内部总线13的并行4字节数据S2在时刻t2被锁存在DMA 10的第一锁存电路101中(信号S3)。
第一锁存电路101的输出数据S3的下三个字节在时刻t4被锁存在第二锁存电路102中(信号S4)。由于从一字节边界的传输是移位一个字节，所以选择器103的选择信号S5指示第二输入端1。
因此，选择器103选择第一锁存电路101中的上三个字节(行B1-B3)的数据“ABC”和第二锁存电路102的下一个字节(行B7)的数据，并做为数据S6输出，即“XABC”，“X”指数据未选定。
在第二接口电路12中，锁存电路101在时刻t3取数据“XABC”，然后，由于第二总线(B-BUS)6有16位总线尺寸，如用信号S8所表示，选择器121和锁存线路122把32位数据转换为2个16位串行数据。然后把数据通过三态缓冲器123输出给第二总线(B-BUS)6。
同时，在时间t4、DMA10的第一锁存线路101锁存输出端上4字节的并行数据“EFGH”。
因此，选择器103选择第一锁存线路101上3字节数据“EFG”(B1-B3行)和下1字节数据“D”(B7行)并把它们作为数据S6输出，因此数据为“DEFG”。
用这种方法，通过一个多字节单元的写将从移动一个字节的字节界开始，如图5所示。下面，如图17所示，解释从移动两个字节的字节界开始的DMA传输，即把第一总线(CPU-BUS)5上RAM 3的数据(000h-0007h)传输给第二总线(B-BUS)上的RAM 420(0002h-0009h)。
如图18所示，4字节的数据S1每2个时钟在第一总线(CPU-BUS)5上输出。数据S1在t1时刻(信号S2)输出给内部总线13。然后，DMA 10的第一锁存线路101在时刻t2(信号3)锁存内部总线13上的4字节并行数据(S2)。
第二锁存线路121在t4时刻锁存第一锁存线路101的输出信号S3的下3字节数据。由于传输从移动2个字节的字节界开始，选择器103的选择信号S5指示第三输入端2。
因此，选择器103选择第一锁存线路101中锁存的上2字节数据“AB”(B1-B2行)和第二锁存线路102中的下2个字节(B6-B7行)，并把它们作为数据S6输出，数据为“XXAB”，“X”指没有像上述例子中那样设定的数据。
在第二接口线路12中，锁存线路120在t3时刻取得数据。然后由于第二总线(B-BUS)6具有16位总线尺寸，如信号S8所示，选择器121和锁存线路122把32位数据转换成2个16位串行数据。数据通过三态缓冲器123输出给第二总线(B-BUS)6。
同时，DMA 10中的第一锁存线路102锁存并行数据S2，即t4时刻内部总线13(信号S3)上的4字节数据“EFGH”。
因此，选择器103选择第一锁存线路101中上2字节数据“EF”(B1-B2行)和第二锁存线路102中的下2字节数据“CD”(B6-B7行)，并把它们作为数据S6输出，数据为“CDEF”。
按一个多字节单元从移动2字节的字节界写的操作就用这种方法进行，如图17。
图19所示，下面将解释从移动3个字节的字节界开始的DMA传输。通过DMA传输，第一总线(CPU-BUS)5上RAM 3的数据(000h-0007h)传输给(B-BUS)6上的RAM 420。
如图20所示，4字节的数据S1每两个时钟输出到第一总线(CPU-BUS)。然后数据S1在t1时刻(信号S2)输出给内部总线14。然后，第一锁存线路101在t2时刻(信号S3)锁存内部总线13上的并行4字节数据S2。
第二锁存线路102在时刻t4(信号S4)锁存第一寄存线路101中锁存的输出信号S3的下3字节数据。由于传输从移动3字节的字节边界开始，选择器103的选择信号S5指示第4输入端3。
因此，选择器103选择第一锁存线路101中的上1字节数据(行B1)和第二锁存数据102中的下3字节数据(行B5-B7)并把它们作为数据S6输出。数据为“XXXA”。“X”表示数据不是不确定的。
在第二接口线路12中，锁存线路120在t3时刻取得数据。然后，第二总线(B-BUS)6有16位尺寸，如用信号S8所表示的，选择器121和锁存线路122把32位数据转换为2个串行16位数据。数据通过三态缓冲器123输出给第二总线(B-BUS)6。
同时，DMA 10的第一锁存总线101在时刻t4(信号S3)锁存内部总线13上的并行4字节数据S2，即数据“EFGH”。
因此，选择器103选择第一锁存线路101中的1字节上数据“E”(行B1)和第二锁存线路121中的3字节下数据“BCD”(行B5-B7)并把它们作为数据S6输出。数据为“BCDE”。
用这种方法，按字节单元的写从移位3字节的字节界开始进行，如图19所示。
图21为从移位1字节的字节界开始的，DMA传输的解释图，是把第一总线(CPU-BUS)5上的RAM 3的数据(0002h-0009h)传输给第二总线(B-BUS)6上的RAH 420(0003h-0004h)。
从图22清楚地看出，图21中例子的操作基本上与图16所示相同。用这种方法，即使RAM1，也就是SDR AM3的数据，从长字边界移动，数据可以通过一个多字节的单元向从长字边界移动的字节边界位置传输。
上述的RAM 2相当于图2中的VRAM 420，即一位映象存贮器，它用1字节来表示一图素，在这种情况下，例如，它对顺序移动以及活动画面显示以便从一选择字节界开始写很有效。这样，在使用本发明的情况下，对16个图素，最多5次访问来传输数据是可以实现的，而在普通的1字节传输中，需要16次访问。因此传输次数不到原来的1/3，因而可高速传输，以显示可视图象。
另外，某些变化可用于上述本发明的第三特点中，如尽管长字的一个单位字节数n为4，其它数字也可以使用。
第二存贮器被解释为一位映象存贮器，但其它存贮器也可以使用。
尽管本发明实施例B-BUS的尺寸为16位，也可使用32位总线。
正如根据实施例解释的，可以得到一个可在多个数据传输和接收装置之间同时传输数据的数据传输装置。
另外，即使多个数据传输和接收装置的总线尺寸互不相同，也可以得到一个不要提供通过一数据传输和接收装置与高速CPU接口线路的数据传输装置。
另外，由于使用了可连续读出数据的同步DRAM的特征，传输数据成为可能。即使一数据传输装置从字节界向位映象存贮器写数据，根据本发明，使用DMA的数据传输装置可减少访问的次数。
使用在从字节界写数据时减少传输时间的DMA的数据传输装置也是可以实现的。
尽管以实施例为参考对本发明进行了描述，当用于一可视游戏机的结构时，本发明还不仅限于这些实施例。
当然还应该了解的是与本发明的技术概念相同的内容也在本发明的保护范围之内。
权利要求
1.一个通过相应的外部总线与多个数据发送与接收装置连接以便在多个数据发送与接收装置之间传输数据的数据传输装置包括多个总线接口线路，每个相应的外部总线均与之连接；一个操作上与多个总线接口线路连接的直接存贮存取线路，用于在上述多个总线接口线路之间传输数据。
2.根据权利要求1的数据传输装置其特征在于，该数据传输装置中的多总线接口线路中至少有2个分别与尺寸互不相同的外部总线连接，一个数据处理线路用以在不同尺寸的外部总线间传输数据时分割或合并数据以与任何一条数据传往的总线尺寸一致。
3.根据权利要求1或2的数据传输装置其特征在于，该数据传输装置中一内部总线连接多总线接口线路和直接存贮存取线路，该内部总线的尺寸为上述外部总线尺寸中的最大尺寸。
4.根据权利要求2或3的数据传输装置其特征在于，该数据传输装置内，数据处理线路分割具有第一总线尺寸的第一外部总线上的数据，并按照多个时间顺序把分割后的数据顺序传给具有第二总线尺寸的第二总线，第二总线尺寸小于第一总线尺寸。
5.根据权利要求2或3的数据传输装置其特征在于，该数据传输装置内的数据处理线路按多个时序合并具有第二总线尺寸的第二外部总线上的数据，并把合并后的数据传输给具有第一总线尺寸的第一总线，第一总线尺寸大于第二总线尺寸。
6.根据权利要求1、2、3、4或5的数据传输装置其特征在于，一包括该数据传输装置的信息处理装置内，至少有一个多总线接口线路通过一条来自信息处理装置之外的外部总线与一数据传输接收装置连接，与数据传输和接收装置连接的外部总线的尺寸为与该数据传输装置连接的外部总线中的最小尺寸。
7.一个与第一外部总线和尺寸为第一外部总线尺寸1/n的第二外部总线连接的数据传输装置包括分别与第一和第二外部总线连接的第一和第二总线接口线路；一直接存贮存取线路，以把第一外部总线上的数据传输给第一总线接口线路和第二总线接口线路；一个与第一外部总线具有同样尺寸的内部总线，与第一和第二总线接口线路以及直接存贮存取线路连接。第一总线接口线路把第一总线上以一预先确定的、与一时钟信号同步的周期连续传输的数据转换为预先确定周期1/n的数据，并把转换后的数据输出到内部总线。直接存贮存取线路把数据移动1/n周期，并把移动后的数据重新传给内部总线。第二总线接口线路取得从直接存贮存取线路重新传给内部总线的周期为预定周期1/n的数据，使已取得的数据成为周期为1/n的连续数据系列，然后把周期为1/n的连续数据序列重新传给第二外部总线。
8.根据权利要求7的数据传输装置其特征在于，该数据传输装置内的正整数n为2。
9.根据权利要求7的数据传输装置其特征在于，该数据传输装置还包括一个输入输出与一时钟同步的同步DRAM，与第一外部总线连接，以便读从同步DRAM输出的数据，并把数据送往第一总线接口线路。
10.根据权利要求8的数据传输装置其特征在于，该数据传输装置内的第二接口线路把取自第一外部总线上直接存贮存取线路上的数据分为分别为数据一半的上数据和下数据序列，并把上、下数据送往第二外部总线。
11.一可视游戏机包括一执行游戏程序的CPU；第一视频处理器，用于控制显示模块或一画面的子图形；第二视频处理器，用于控制画面的滚动并确定显示图象的优先级。一与CPU连接的系统控制单元，通过相应的外部总线与CPU及第一和第二视频处理器连接，该系统控制单元包括第一总线接口线路，CPU与之连接；第二总线接口线路，第一和第二视频显示处理器与之连接；一直接存贮存取线路，以把传输给第一总线接口线路的数据传输给第二总线接口线路。
12.根据权利要求11，视频游戏机还包括在控制台之外提供的存贮装置，与系统控制单元连接，用于贮存CPU执行的游戏程序。
13.一通过多字节读入并传输数据的直接存贮存取装置包括第一锁存线路，以锁存读入的n字节数据；操作上与第一锁存线路连接的第二锁存线路，以锁存从第一锁存线路输出的(n-1)字节数据；一选择器，第一锁存线路中寄存的n字节数据和以第一锁存线路中锁存的n字节数据与第二锁存线路中锁存的(n-1)字节数据组合并顺序移位一字节形成的n字节组合数据提供给选择器，从提供的n字节中选择所需的一组n字节数据。
14.根据权利要求13，直接存贮存取线路中选择器选择的数据传输的目的地是一位映象存贮器。
15.根据权利要求13，直接存贮存取线路中，选择器选择的一组n字节数据被送往一个存贮器，该存贮器中的每个图素(pixel)用一个字节来表示。
全文摘要
一数据传输装置通过多个数据传输和接收装置间的数据总线传输数据，并可以连续传输从一存贮器读出的数据。该数据传输装置包括一个DMA(动态存贮访问)，它以多字节从一字节界把可读数据写入存贮器。该数据传输装置具有可用于视频游戏机的优点。该数据传输装置的基本结构包括多个数据传输和接收装置，多个通过相应总线与数据传输和接收装置连接的总线接口线路，一个把传输给一个总线接口线路的数据传输给另一个总线接口线路的直接存贮存取线路(DMA)。另外，多个总线接口线路根据所连接的总线尺寸分割或合并数据，以便把数据传输给其它总线接口线路。
文档编号G06F13/20GK1138907SQ9519126
公开日1996年12月25日 申请日期1995年9月26日 优先权日1994年9月27日
发明者细川修 申请人:世嘉企业股份有限公司