专利名称：在视频ram中的自定时实时数据传输的制作方法
技术领域：
本发明总体上说与显存子系统、图形和显示适配器系统及子系统有关，具体地说是与半导体存储器设备有关。更具体地说，本发明与视频RAM和其它类似存储器设备有关。
视频RAM(VRAM)是一种两端口RAM(随机访问存储器)，它实质上是一种带一个额外第二端口的传统DRAM，通过这个第二端口可以串行地访问存储器中的数据。VRAM由RAM阵列、串行访问存储器(SAM)阵列、地址/控制逻辑和传输门组成。RAM阵列与主(RAM)端口相连，其行为方式与DRAM或SRAM相同。而SAM阵列，有时也称之为移位寄存器，则与VRAM的辅助(SAM或串行)端口相连，可以在称为串行时钟的外部异步时钟的控制下串行地访问。地址/控制逻辑则管理RAM端口的地址复用并提供VRAM的控制和全局定时功能。传输门则用于在地址/控制逻辑的控制下在RAM阵列和SAM阵列之间传送存储数据。
VRAM的好处是，当数据不必在RAM和SAM阵列之间传输时，两个端口可以独立并异步地操作。SAM阵列的存储容量通常等于RAM阵列一行的大小，并且整个一行存储器数据在RAM和SAM之间的传送可以在单次数据传输访问中完成。两个端口的独立且异步的操作在显示存储器子系统中有极好的应用，其中RAM端口用于更新显示存储器的内容，而SAM端口则提供用于CRT之类的显示器的光橱显示数据。RAM端口通常运行于更新硬件(如图形处理器)的频率。而SAM端口的运行频率则通常由显示器的要求决定。由于显示器光橱数据是从SAM端口取得的，所以几乎所有的RAM端口带宽都可用来更新显示存储器的内容。
在显示存储器子系统中，VRAM通过SAM端口提供显示数据。因为SAM阵列只有一行显示数据大小的容量，所以它必须在帧显示期间不断地加载新的显示数据行。通常，新的显示数据行是从比前一行地址大于一的地址处取得的。从RAM阵列向SAM阵列重新加载新的显示数据行是通过在RAM端口执行一个数据传输周期来实现的。RAM阵列和SAM阵列之间的数据传输是对RAM端口的正常DRAM访问周期的仅有的中断。这些数据传输可分为两种不同的类型。
1、当SAM端口不活动且串行时钟停止时；2、当SAM端口活动且串行时钟在运行时。
前者通常与在显示帧消隐期间向SAM加载下一条水平扫描线的显示数据有关，由于串行时钟停止了，RAM端口的数据传输周期不需要与串行时钟同步。后者则通常与显示帧的水平扫描线的活动视频周期有关，由于串行时钟在运行，RAM端口的数据传输周期要求与串行时钟准确地同步，以保证在SAM端口所要求的“无缝的”显示数据流。后者在VRAM术语中常称为“实时数据传输”，而在基于VRAM的显示子系统的术语中常称为“中线重载”(“Mid-Line Reload”)。
在显示存储器子系统的设计中，“实时数据传输”的控制和定时代表了主要问题。“实时数据传输”是一种定时严格的实时访问，要求RAM和SAM端口之间准确地同步。这种定时严格的实时访问势必要求具有用于同步和访问控制的复杂且高速的电路。正是由于这个原因，基于VRAM的显示存储器子系统的设计者常常为避免显示数据“中线重载”和有关的VRAM“实时数据传输”而牺牲灵活性或低级地使用(under-utilize)显示存储器。
在许多基于VRAM的显示存储器子系统中应用的避免中线重载的传统方法有很多与显示存储器内容如何映射至视频显示屏有关的限制。这些限制通常有·显示帧的第一条水平扫描线的显示数据的固定的开始地址·用于产生每一后续水平扫描线的起始地址的地址增量，其固定地等于显示存储器子系统中VRAM的SAM阵列的容量，或者固定是该容量的2的整数倍分之一。
·水平扫描线长度所相应要求的显示数据量不能大于显示存储器子系统中VRAM的SAM阵列的容量。
为了避免“中线重载”以及从而避免“实时数据传输”，所有这些限制都必须满足。对于通用的图形适配器或显示控制器，这些限制是不能施行的。
一些现在的1Mb VRAM使用了另一种避免“实时数据传输”的方法。这些VRAM具有了一种称为“分离寄存器”(Split-Register)的特点。这些VRAM将其SAM阵列分为两半，这两半可以通过所谓的“分离寄存器数据传输”进行各自独立的加载，籍此，当其中一半执行加载时另一半可以保持活动。这一特点对缓解该问题有很大的作用，但是它没有充分且高效地利用SAM阵列的存储容量，而且势必要求两倍于未采用“分离寄存器”特点的数据传输访问量。
另一种建议替代的方案是在VRAM内部维护所有的传输定时，而不是通过控制器进行外部定时。这种方案在维持定时严格的数据传输所要求的高准确度的同时容许“实时数据传输”。在这里，由于所有的传输都是由VRAM根据预编程在VRAM中并且与串行时钟同步的参数自动进行内部初始化，所以这种传输很容易与串行输出流同步。使用这一方案，就不必在定时中引入外部控制，从而可以实现实时数据传输所要求的高精确度的定时。
然而，这一方案也有多个缺点首先，为了适应内部定时传输的要求，这种VRAM的设计非常复杂，这使得它与传统VRAM不兼容。其次，由于参数的静态本质使得在正常操作时重排串行数据输出变得困难，因而这种设计缺乏灵活性。再次，VRAM必须在执行内部数据传输时向VRAM存储器控制器提供忙信号或者等待状态以避免对RAM端口同时发生访问。再其次，处理这种忙(信号)的协议增加了视频控制器电路的复杂性，若是有多个忙信号需要管理就尤其如此。而且，这种忙握手协议使得任何现存视频控制器都不能适用于这种VRAM。
本发明通过新颖地增强传统的视频随机访问存储器(VRAM)设备，简单而高效地消除了传统上与在基于VRAM的存储器子系统中应用的实时数据传输有关的复杂性和高速电路的潜在要求。而且，系统不会受到严格的映射限制，不需要牺牲SAM的效率。此外，VRAM的设计不是过份复杂，极其灵活且效能高，不必引入等待状态握手协议因而与现存视频控制器完全兼容，是对传统VRAM数据传输的一种自然扩展。
根据本发明，视频RAM半导体存储器设备包括带有用于输入行、列和目标地址的地址输入(设施)的RAM阵列；带有串行输出端口的串行访问阵列。视频RAM含有地址/控制逻辑，能检测RAS时钟之类的激励。RAS时钟来自于外部控制器，指示了用于RAM阵列和串行访问阵列之间数据传输的粗略时序位置。该控制逻辑接着将提供控制信号，这些控制信号内部地与串行时钟同步，而且是在引出指针(tap pointer)等于某个特定值的周期内发生的。这个特定值就是比可编程的目标值或输入目标地址少1的那个值。这将使得RAM阵列中相应于某个输入行地址的行在RAM阵列与串行访问阵列中传输。
本发明的上述及其他目标、特点和优点将在以下书面细节描述中变得更清楚。
本发明的可信的新特点在附后的权利要求中进行了阐述。本发明自身、其较佳的使用模式及其更多的目标和优点，通过结合下述附图，参阅后面关于一个说明性的实施例的详细描述就能最好地理解。
图1根据本发明的一个较佳实施例刻画了VRAM的模块图。
图2给出了串行时钟非活动时传统的读数据传送周期的时序图。
图3给出了串行时钟活动时传统的读数据传送周期的时序图，即所谓的“实时数据传输”。
图4根据本发明的较佳实施例刻画了带有三个参数的一般情形下自定时数据传输(STDT)实时读数据传送周期的时序图。
图5根据本发明的较佳实施例给出了带有两个参数的情形下STDT(自定时数据传输)实时读数据传送周期的时序图。
参阅附图特别是图1，其中根据本发明的较佳实施例刻画了VRAM的模块图。该VRAM由RAM阵列10、SAM阵列20、地址/控制逻辑30、传输门40和引出指针(TAP)50组成。RAM阵列10与VRAM的主(RAM)端口相连，并且在地址/控制逻辑30的控制下的运行方式与DRAM或SRAM相同。SAM阵列20，有时亦称移位寄存器，与VRAM的从(SAM或串行)端口相连，并且可以在外部异步时钟(串行时钟)的控制下串行地访问。对SAM20的串行访问是由引出指针(TAP)50控制的。引出指针从一个计数器中产生一个地址送至SAM20，这个计数器每过一个串行时钟周期增加。引出指针(TAP)50在地址/控制逻辑30的控制下加载一个初始地址，并且每经历一个串行时钟周期就将其计数器加一个值，直到到达计数上限为止，到达上限时就绕回到初始值。地址/控制逻辑30管理地址复用和RAM端口上的数据流，并为VRAM提供全部的控制和全局定时功能。传输门40用于在地址/控制逻辑30的控制下的RAM阵列10和SAM阵列20之间的存储器数据传送。
现在参照图2，其中给出了串行时钟不活动时传统的读数据传送周期的时序图。在传统的VRAM中，读数据周期通过在行地址选通(RAS)信号下降沿设置为低电平的数据传输/输出允许(DT/0E)来指示。在RAS的下降沿，行地址(R)可从地址输入中得到，行R被激活。在列地址选通信号(CAS)的下降沿，从地址输入中得到的是列地址(C)。其后，实际的RAM→SAM的数据传送在DT/OE的上升沿发生。在数据传送发生时，SAM20中加载了RAM阵列10中行R的内容，而引出指针(TAP)50中则加载了列地址C。在实际数据传送之后的串行时钟的第一个上升沿，开始于由第一个串行时钟上升沿时刻的引出指针值所给出的SAM地址处的SAM20中的新内容就可从SAM端口中获得。这些串行数据的第一项就是来自于行R且列地址为C(该数据项可用简化的标记{R；C}表示，为了简便，本文将通篇使用这种标记)。串行时钟的各后继上升沿将使得引出指针50增加，并在SAM端口串行地给出SAM20的内容{R；C}后跟{R；C＋1}，{R；C＋2}；依此类推。
图3显示了串行时钟活动时传统的读数据传送(所谓的“实时数据传送”)周期的时序图。如图3所示，如果读数据传输是在串行时钟运行时执行的，那么为了维护SAM端口上正确的数据序列，由DT/OE上升沿激发的数据传输必须在正确的串行时钟周期内准确地定时。
目前的VRAMs的串行时钟的最小周期为15ns而且常常要求DT/OE的上升沿的出现不能早于前次串行时钟上升沿之后的5ns时刻也不能晚于下一次串行时钟上升沿之前的5ns时刻。这意味着传输必须定时在小至5ns的“窗口”之中，要求有极为高速的电路。而且将来VRAMs可能会有更快的串行时钟(传送)“窗口”也就会相应变得更小了。
本发明的自定时实时数据传送VRAM能够在非常狭小的定时“窗口”中对实时数据传送进行准确的定时，而不需要高速的外部控制电路。该VRAM不需要外部控制器提供传送定时，而是通过内部定时的数据传输来获得高精确度的，这种内部定时的数据传输能够简单且高效地同步定时严格的实时访问。
现在参阅图4，其中刻画了正如本发明的较佳实施例所描述的，在带三个参数的一般情况下自定时数据传输(STDT)实时读数据传送周期的时序图。它说明了一种STDT功能的有利的控制方法。正如那些本领域的技术人员所知，通过改变相对时序、序列、极性和控制输入的操作功能，可以设计出其他的控制方法。实际的STDT的访问操作将依赖于许多因素，包括STDT特点是用以替代还是附加到传统的实时数据传输访问之上。
在STDT的大多数情形下，要求有3个参数，它们是·R-行地址·C-列地址·T-STDT目标地址通过将“STDT目标”(T)限制为永远等于列地址(C)可以将所需的三个参数减至两个。这里要讨论的是带有三个参数的STDT功能的一般情形，其后两参数情形(C＝T)将作为有用的STDT变种的实例予以讨论。这些变种和简化物的细节和应用对那些本领域的技术人员来说很容易辨识出来。
在RAS的下降沿，行地址(R)可从地址输入中得到，行R被激活。另外，在RAS的下降沿DT/OE的低电平指示了该访问是读数据传输(与传统VRAMs一样)。在CAS的下降沿，可从地址输入取得列地址(C)。在DT/OE的上升沿，从地址输入取得目标地址，并且STDT目标设置成与目标地址相等。当引出指针到达一个比STDT目标小于1的值(TAP＝T－1)，且将要增加至STDT目标(T)时，数据传送就会作为对串行时钟上升沿的响应而发生。在数据传送时，数据在行R和SAM之间传送，而且引出指针加载了列地址(C)。
作为对数据传送之后的串行时钟第一个上升沿的响应，使SAM中的新内容可从串行端口上访问。引出指针响应串行时钟，在整个数据传送中顺次沿着以下序列T－2、T－1、C、C＋1，C＋2。SAM端口的串行数据流已无缝地流过了该数据传输，其数据序列相应为{Q；T－2}，{Q，T-1}、{R；C}、{R，C＋1}，{R；C＋2}。在大多数情况下，该序列很可能在存储器地址空间中是连续的，这时Q＝R－1且C＝T＝0。然而，这种三参数情形的STDT提供了极其有利的应用灵活性和实用性。
正如所见，来自视频显示系统的外部控制器的时钟激励，包括RAS、CAS和DT/OE，粗粒度地指示了数据传输的时序。VRAM一旦接收到该激励，当引出指针抵达比目标地址小于1的值时，就使数据传输与串行时钟内部同步。这样，本发明的VRAM就能在极为狭小的时序“窗口”中以进行传输所需的细的时序粒度实现高精度的自定时数据传送，并且实时地从串行端口无缝地传送串行数据。
图5给出了本发明一个较佳实施例的两参数情形(C＝T)的STDT实时读数据周期的时序图。该图说明了这种STDT功能变种的控制的有利方法。同前，通过改变相对时序、序列、极性和控制输入的操作功能，可以设计出其他有利的控制方法。在两参数情形中(C＝T)，只需要提供行地址和列地址，面DT/OE的上升沿时序因在该STDT变种中无关故可以保持不变，在这些方面本情形与传统读数据传送有一定的协作。
在RAS的下降沿，行地址(R)可从地址输入得到且行R被激活。另外，在RAS的下降沿，DT/OE的低电平表明该访问是读数据传送(与传统VRAM相似)。这是在STDT的C＝T变种中对DT/OE的仅有的时序与功能要求。所以，如图5所示，DT/OE时序的上升沿是无关的。在CAS的下降沿，从地址输入得到列地址(C)。在该两参数变种中，列地址(C)同时也是STDT目标(C＝T)。当引出指针到达比STDT目标小于1的值(TAP＝C－1)且将要增加至STDT目标(C)时，数据传送便作为对串行时钟的上升沿的响应而发生了。在数据传送时，数据是在行R与SAM之间进行。在数据传送时，可以向引出指针加载列地址(C)，然而，由于引出指针可由串行时钟而增加这个值，所以是不必要的。
作为对在数据传送之后的串行时钟的第一个上升沿的响应，SAM的新内容可从串行端口取得。作为对串行时钟的响应，引出指针以下列序列进行数据传送C－2，C－1，C，C＋1，C＋2。在SAM端口上的串行数据流已无缝地穿越了该数据传送，其数据序列为{Q；C－2}，{Q；C－1}，{R；C}，{R；C＋1}，{R；C＋2}。在大多数情形下，该序列很可能在存储器地址空间中是连续的，这时Q＝R－1且C＝T＝0。
当只输入行地址和目标地址时，可得到另外一种两参数情形。列地址假设为0或其他编程在VRAM之中的预先选定值，且STDT目标设置为等于该目标地址。当引出指针到达比STDT目标小1的值(TAP＝T－1)且即将增加到STDT目标(T)时，数据传送便作为对串行时钟上升沿的响应而发生。在数据传送时，数据是在行R与SAM之间进行传送的，而且向引出指针加载预先选定的列地址(C)。
也有实现STDT一参数甚至无参数变种的可能性。对于一参数的情形，只提供行地址R，而列地址及STDT目标可设置为预选值。例如，对于512位长的SAM，STDT目标可设置为零(0)而列地址可设置为十二(12)。当引出指针到达比STDT目标小1的值且即将增加至STDT目标时，数据传送便作为对串行时钟上升沿的响应而发生。在本例中，当引出指针到达其满计数值(即511，或二进制“111111111”(9位TAP))且即将在下次增加时绕回到零(0)，数据传输便作为对串行时钟的响应而发生。该数据传送中，数据是在行R和SAM之间传送的，而且引出指针被加载列地址(C)，例如十二(12)。
在无参数情形中，列地址和STDT目标可假定为零(0)或其他预先选定值，而要作为SAM的新内容的数据的行地址可假定为比用以加载SAM先前内容的先前行地址大于1的地址。在该零参数情形中，必须具备某些启动或重启行地址序列的方法。仍需要外部控制器的时序激励来提供数据传送的粗时序位置。另外，如果需要，也有可能提供多于三个参数的STDT变种。
在上述各情形中，该VRAM设备对数据传送已进行了内部定时使数据传送与串行时钟流同步。与传统的实时数据传送不同，STDT数据传送不是由在RAM端口施加控制信号的外部电路来定时，而是由VRAM设备自身来定时。对外部控制信号的仅有的时序要求是STDT访问已经开始且所需的STDT参数已在数据传送之前提供了，以及STDT访问在数据传送之后结束。由于其时序粒度比在高速串行时钟流中同步所要求的粒度粗得多，所以满足这些要求并不需要复杂或高速的电路。
对传统的VRAM设计进行增加修改以实现本发明会稍微增加VRAM的总的大小。在VRAM设计中实现STDT仅需对VRAM地址/控制逻辑作很小的增加修改，以检测并控制STDT功能。另外，需要增加与TAP计数器电路连接的比较器；比较器的位数与TAP计数器的位数相等，(对于长度为512的SAM是9位)。上述STDT功能的任何一个变种或全部变种都可在当前的VRAM中作为对传统数据传送访问的替代物或附加物而提供。此外，虽然本发明主要讨论的是有关用于显示存储器子系统的读数据传送(RAM→SAM)，它也可在有关的在一些当前VRAM中使用的写数据传送(SAM→RAM)获得应用。
尽管对本发明已参照一个较佳实施例进行了描述和说明，对那些本领域的技术人员来说能够理解到，在不偏离本发明的精神和范围的情况下，其中的形式和细节可以有多种多样的改变。
权利要求
1.带有RAM、串行访问存储器和引出指针(tap pointer)的视频RAM半导体存储器设备中自定时实时数据传送方法，该方法其特征在于包括从控制数据传输的外部控制器接收激励；并执行数据传输，该数据传输内部地与串行时钟同步，并且是在引出指针等于可编程的目标值期间，数据从RAM的一行传送到串行访问存储器之中。
2.根据权利要求1的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于激励是数据传送信号的状态转换。
3.根据权利要求1的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于所传送的数据包含在行地址比先前串行访问存储器内容大于1的RAM行中。
4.根据权利要求1的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于还包括读取已存在于地址输入中的行地址的步骤。
5.根据权利要求4的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于所传送的数据是包含在与该行地址相对应的RAM行中。
6.根据权利要求4的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于激励是当数据传送信号处于允许状态时RAS的状态转换。
7.根据权利要求4的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于可编程的目标值被设置为预先选定值。
8.根据权利要求4的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于执行数据传送的步骤包括将列地址设置为一个预先选定值并向引出指针加载这个列地址。
9.根据权利要求4的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于包括读取已存在于地址输入上的列地址的步骤。
10.根据权利要求9的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于可编程的目标值被设置为预先选定值。
11.根据权利要求9的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于可编程的目标值被设置为比该列地址小1的值。
12.根据权利要求11的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于该列地址为零。
13.根据权利要求9的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于读取列地址的步骤的发生是对第一个输入信号状态改变的响应。
14.根据权利要求13的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于该第一个输入信号是CAS
15.根据权利要求9的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于执行数据传输的步骤包括用列地址加载引出指针。
16.根据权利要求4的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于还包括读取已存在于地址输入中的目标地址的步骤。
17.根据权利要求16的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于该可编程目标值被设置为比目标地址小1的值。
18.根据权利要求17的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于执行数据传送的步骤包括将列地址设置为一个预先选定值并且用该列地址加载引出指针。
19.根据权利要求17的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于该目标值等于零。
20.根据权利要求17的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于还包括读取已存在于地址输入中的列地址的步骤。
21.根据权利要求20的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于读取列地址的步骤是在响应第一个输入信号状态的改变时发生的。
22.根据权利要求21的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于该第一输入信号是CAS
23.根据权利要求20的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于执行数据传输的步骤包括用该列地址加载引出指针。
24.根据权利要求16的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于读取目标地址的步骤是在第二个输入信号改变状态时发生的。
25.根据权利要求24的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于第二个输入信号是一个数据传输信号。
26.根据权利要求4的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于行地址读取是在第三个输入信号改变状态时发生的。
27.根据权利要求26的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于该第三个输入信号是RAS。
28.根据权利要求4的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于还包括从串行端口输出该串行访问存储器中内容的步骤。
29.根据权利要求28的在视频RAM半导体存储器设备中的自定时实时数据传送方法，其特征在于该输出步骤是在响应执行了数据传送步骤之后出现的第一个串行时钟周期的上升沿时开始的。
30.一种视频RAM半导体存储器设备，其组成如下一个RAM阵列；一个带有串行输出端口的串行访问阵列；一个用于输入地址的地址输入；用于检测来自外部控制器的激励的传感装置，这种激励为在RAM阵列与串行访问阵列之间传送数据指明了粗时序位置；提供控制信号的控制逻辑，该控制信号与串行时钟同步，并且这些控制信号是在引出指针值等于比可编程目标值小1的值的期间发生的，其中该控制逻辑响应检测激励的传感装置而输出控制信号，控制RAM阵列与串行访问阵列之间的数据传送；以及响应该控制逻辑所提供的控制信号用于在RAM和串行访问阵列之间传送数据的传输门。
31.根据权利要求30的一种视频RAM半导体存储器设备，其特征在于该激励是数据传送信号的状态转换。
32.根据权利要求30的一种视频RAM半导体存储器设备，其特征在于所传送的数据包含在行地址为比先前串行访问存储器内容大1的RAM行中。
33.根据权利要求30的一种视频RAM半导体存储器设备，其特征在于所传送的数据包含在对应于地址输入中的所读的行地址的RAM行中。
34.根据权利要求30的一种视频RAM半导体存储器设备，其特征在于该激励是当数据传送信号为允许状态时RAS的状态转换。
35.根据权利要求30的一种视频RAM半导体存储器设备，其特征在于该可编程的目标值被设置为一个预选值。
36.根据权利要求30的一种视频RAM半导体存储器设备，其特征在于该可编程的目标值被设置为比从地址输入中所读的列地址小1的值。
37.根据权利要求36的一种视频RAM半导体存储器设备，其特征在于该到地址为零。
38.根据权利要求36的一种视频RAM半导体存储器设备，其特征在于该列地址是在响应第一个输入信号的状态改变时读取的。
39.根据权利要求38的一种视频RAM半导体存储器设备，其特征在于该第一个输入信号是CAS。
40.根据权利要求36的一种视频RAM半导体存储器设备，其特征在于该控制逻辑在输出控制信号控制数据传输的同时用该列地址加载引出指针。
41.根据权利要求33的一种视频RAM半导体存储器设备，其特征在于该可编程目标值被设置为比从地址输入中所读取的目标地址小1的值。
42.根据权利要求41的一种视频RAM半导体存储器设备，其特征在于该目标地址为零。
43.根据权利要求41的一种视频RAM半导体存储器设备，其特征在于该目标地址的读取是在响应第二个输入信号的状态改变时进行的。
44.根据权利要求43的一种视频RAM半导体存储器设备，其特征在于该第二个输入信号是数据传送信号。
45.根据权利要求41的一种视频RAM半导体存储器设备，其特征在于列地址是从地址输入上读取的。
46.根据权利要求45的一种视频RAM半导体存储器设备，其特征在于该控制逻辑在输出控制信号控制数据传送的同时用该列地址加载该引出指针。
47.根据权利要求45的一种视频RAM半导体存储器设备，其特征在于该列地址是在响应第一个输入信号的状态改变时读取的。
48.根据权利要求47的一种视频RAM半导体存储器设备，其特征在于该第一个输入信号是CAS。
49.根据权利要求33的一种视频RAM半导体存储器设备，其特征在于该行地址是在响应第三个输入信号的状态改变时读取的。
50.根据权利要求49的一种视频RAM半导体存储器设备，其特征在于该第三个输入信号是RAS。
51.根据权利要求30的一种视频RAM半导体存储器设备，其特征在于该串行端口是响应数据传送之后出现的第一个串行时钟周期的上升沿而开始输出该串行访问阵列内容的。
52.一种在含有RAM、串行访问存储器和引出指针的视频RAM半导体存储器设备中进行自定时实时数据传送的方法，该方法包括读取已存在于地址输入上的行地址；读取已存在于地址输入上的列地址；当数据传送信号为允许状态时检测RAS的状态转换；以及执行数据传输，该数据传输内部地与串行时钟同步，而且数据是在该引出指针等于一个比该列地址小1的值的期间，从该行地址相对应的RAM中的一行向串行访问存储器传送的，这里所传输的数据包含在该行地址所对应的RAM行中。
53.根据权利要求52的一种在视频RAM半导体存储器设备中进行自定时实时数据传送的方法，其特征在于该列地址为零。
54.根据权利要求52的一种在视频RAM半导体存储器设备中进行自定时实时数据传送的方法，其特征在于读取该列地址的步骤是在响应CAS状态的改变时发生的。
55.根据权利要求52的一种在视频RAM半导体存储器设备中进行自定时实时数据传送的方法，其特征在于读取该行地址的步骤是在响应RAS状态的改变时发生的。
全文摘要
一种由带有用于输入行、列和目标地址的地址输入的RAM阵列以及带有串行输出端口的串行访问阵列组成的视频RAM半导体存储器设备。该视频RAM含有地址/控制逻辑，该控制逻辑提供内部地与串行时钟同步的控制信号，这是在引出指针等于比可编程的目标值或输入目标地址小1的值的期间出现的。这将使得与输入行地址对应的RAM阵列中的一行在该RAM阵列与该串行访问阵列之间传输。
文档编号G11C11/401GK1114457SQ94119270
公开日1996年1月3日 申请日期1994年12月19日 优先权日1993年12月30日
发明者M·D·贝斯, R·M·韦斯特 申请人:国际商业机器公司