专利名称：功能模块模型和流水线电路合成方法及流水线电路装置的制作方法
技术领域：
本发明涉及集成电路的功能电平设计，尤其涉及流水线电路的合成及使用其的功能模块模型。
为了谋求电子电路的工作高速化，流水线体系结构正在被人们所利用。针对一般电路的流水线化的方法，在「Princi Ples of Digital Design」(作者Gajski，出版社Prentice Hall)中已详细说明。
所谓流水线化，是在信号通路上插入流水线寄存器，在由各流水线寄存器划界的各区域中，可并列实行运算。
图14是为说明流水线化的基本概念的图。同图中(a)是提供的电路图，(b)是针对(a)电路表示流水线化结果的图。在图14中，310是运算器(模块)的符号模型，320是流水线运算器的符号模型。在图14(a)中，流水线寄存器的可插入位置是运算器310，320间的信号通路上的位置330和流水线运算器320的预先设定的流水线寄存器的插入位置340。
在图14(b)中对图14(a)插入4个流水线寄存器350。各数据data(i)～data(i+6)，按每个时钟顺序传送到由流水线寄存器350划界的各区域。由流水线寄存器350划界的各区域的延迟，分别作为ds1、ds2、ds3，该电路的时钟周期max(dsi)即可缩短至延迟ds1、ds2、ds3的最大值。
若流水线段数为N，则理想的时钟周期可缩短到原处理时间的1/N。将数据的个数作为M，通过流水线化，用原处理时间的(M+N-1)/N的时间可实行处理。当M对N足够大时，通过流水线化，可实现约N倍的高速化。
但是，在以前，流水线寄存器的插入位置被运算器间的信号通路上、对流水线运算器预先设定的位置限定。因此，不能将流水线寄存器划界的各区域的延迟均等。当时钟周期成为原处理时间的1/N时，在由流水线寄存器划界的各区域中延迟为均等的情况，以前由于不能将各区域的延迟均等，不能将时钟周期充分最优化。
并且，各模块已经作布局设计，延迟和面积的值被固定，例如，关于流水线寄存器划界的区域，其延迟对于时钟周期即使充裕，也不能变更设定延迟及面积。
象这样以前不一定能实现最优化的必要流水线化。
鉴于上述问题，本发明就流水线电路的合成，可实现最优流水线化作为课题。
为解决上述课题，本发明提供一种为实现最优流水线化的功能模块模型和用该功能模块模型的流水线电路合成方法。
具体来说，本发明之一的解决手段是在集成电路的功能电平设计中，被用作表示功能模块的功能模块模型，具有表示流水线寄存器可插入位置表示分割线的分割线数据。
按照本发明之一，功能模块模型具有表示流水线寄存器可插入位置表示分割线的分割线数据，在流水线电路的合成中，可选择由该分割线表示的位置插入流水线寄存器的位置。因此，可进行流水线寄存器的插入位置最优化。
并且，在本发明之二中，所述发明之一的功能模块模型包括，在由分割线划界的分割区域中表示延迟和面积的折衷选择关系的延迟面积数据。
按照本发明之二，功能模块模型由于具有在由分割线划界的分割区域中，表示延迟和面积的折衷选择关系的延迟面积数据，在流水线电路的合成中，可由该延迟和面积的折衷选择关系设定分割区域中的延迟和面积。因此，可容易地调整部分电路的延迟及面积，最优化流水线电路整体的延迟及面积。
并且，在本发明之三中，在所述发明之二的功能模块模型的延迟面积数据，作为分割区域的延迟，至少在该分割区域中具有关键路径的延迟。
并且，在本发明之四中，发明之一的功能模块模型是表现运算器的模型。
还有，本发明之五中所述的解决手段，是在集成电路的功能电平设计中，作为被用于表示功能模块的功能模块模型，决定流水线寄存器的插入位置；在由流水线寄存器插入位置划界的各区域中，具有表示延迟和面积的折衷选择关系的延迟面积数据。
按照本发明之五，功能模块模型由于具有由流水线寄存器插入位置划界的分割区域中表示延迟和面积的折衷选择关系的延迟面积数据，在流水线电路的合成中，可由该延迟和面积的折衷选择关系设定分割区域中的延迟和面积。因此，可容易调整部分电路的延迟及面积，最优化流水线电路整体的延迟及面积。
而且，在本发明之六中，所述发明之五的功能模块模型中的延迟面积数据，在由流水线寄存器插入位置划界的各区域中作为延迟，至少作为在该区域中具有关键路径的延迟。
还有，在本发明之七中，发明之五的功能模块模型是表现运算器的模型。
并且，本发明之八所述的解决手段是在集成电路的功能电平设计中，作为由功能模块的连接信息合成流水线电路的方法，是使用具有表示流水线寄存器可插入位置，表示分割线的分割线数据的功能模块模型；关于所述功能模块模型准备的功能模块，由用所述分割线数据表示的分割线所示的位置开始，选择流水线寄存器的插入位置。
而且，在本发明之九中，所述本发明之八的流水线电路合成方法中，所述功能模块模型是通过用所述分割线数据表示的分割线划界的分割区域中，具有表示延迟和面积的折衷选择关系的延迟面积数据；作为有关所述功能模块模型准备的功能模块，由所述延迟面积数据表示的延迟和面积的折衷选择关系设定在分割区域中的延迟和面积。
并且，在本发明之十中，在所述本发明之九的流水线电路合成方法中，作为条件提供流水线段数及时钟周期；流水线电路在提供的流水线段数及时钟周期可工作，并且，作为以面积为最小那样决定流水线寄存器的插入位置及在分割区域中的延迟和面积。
而且，在本发明之十一中，在所述本发明之九的流水线电路合成方法中，作为条件提供时钟周期；流水线电路在提供的时钟周期求出可工作时的最小流水线段数；流水线电路在所述最小流水线段数及提供的所述时钟周期可工作，并且，以面积为最小那样决定流水线寄存器的插入位置及在分割区域中的延迟和面积。
并且，在本发明之十二中，在所述本发明之十一的流水线电路合成方法中，从所述最小流水线段数开始增加设定流水线段数；流水线电路在设定的流水线段数及提供的时钟周期可工作，并且，以面积为最小那样决定流水线寄存器的插入位置及在分割区域中的延迟和面积。
还有，在本发明之十三中，按照有关本发明的流水线电路合成方法设计的流水线电路装置，具有实质功能相同的两个块；在所述的两个块中，流水线寄存器的插入位置不同。
然后，在本发明之十四中，在所述本发明之十三中的流水线电路装置，在所述两个块中，对应部分电路的尺寸不同。
下面对附图作以简要的说明图1(a)～(c)是一般地表示本发明的功能模块模型图。
图2是表示关于本发明的功能模块模型的计算机上的表现例的图。
图3是模式表示用图2所示的分割线数据表示的分割线的信息的图。
图4是表示以前的功能模块模型图。
图5是先行进位方式乘法器的电路图。
图6是在图5所示的乘法器中插入流水线寄存器后的电路图。
图7表示关于本发明的流水线电路合成方法的一例的流程图。
图8(a)～(c)表示成为本发明的流水线电路合成方法对象的流水线电路。
图9是对图8的流水线电路表示图7的处理实行结果的图。
图10是使用了以往的功能模块模型的流水线电路。
图11表示关于本发明的流水线电路合成方法的其他例的流程图。
图12是仅通过流水线寄存器插入位置的变更表示进行流水线电路的最优化的结果。
图13是用本发明的流水线电路合成方法设计的流水线电路装置的布局模式图。
图14(a)，(b)是为说明流水线化的基本概念的图。
符号说明1A，1B——块；5A，5B——流水线寄存器；2A，3A，4A，2B，3B，4B——部分电路；30——分割线；31～38——分割线；39——流水线寄存器；61～70——分割线；100——功能模块模型；140—一分割线数据；150——延迟面积数据；Line1～Line4——分割线；block1～block5——分割区域。
图1一般地表示本发明一实施例的功能模块模型的图。同图中(a)是表示构成功能模块的布局的图，(b)是在功能电路图中表示(a)的功能模块所示符号图，10是输入信号，20是输出信号，30是表示流水线寄存器可插入位置的分割线。a1～a5是在由分割线30划界的分割区域中的面积、d1～d5是在由分割线30划界的分割区域中延迟，即为信号通过分割区域必要的时间。
图1(a)所示功能模块具有可插入流水线寄存器1个以上的分割线30，在各分割线30表示的任何位置，流水线寄存器的插入是可能的。在由分割线30划界的各分割区域中，其面积ai和延迟di(i＝1～5)在于折衷选择的关系。即，提高分割区域电路的驱动能力，如果提高信号传输速度，可减少延迟，其中一方面，由于构成电路的晶体管的尺寸加大，面积增大。
图1(c)是在分割区域中表示面积ai和延迟di的折衷选择关系的图形。例如，对某分割区域提供延迟值时，由图1(c)所示那样的关系，求其延迟值内可工作的最小面积。并且，提供面积值时，由图1(c)所示那样的关系，求在其面积值内可实现的最小延迟。
图2是表示关于本发明的功能模块模型的计算机上的表现例的图。功能模块模型100具有表示外部端子信息的端子数据110，表示内部动作的功能数据120、表示功能电路图中符号的符号数据130，表示分割线信息的分割线数据140及在分割区域中表示延迟和面积关系的延迟面积数据150。图2所示的功能模块模型100是对应乘法器的模型。
如图2所示，分割线数据140表示可插入流水线寄存器位置的多个分割线Line1～Line4。通过将流水线寄存器插入分割线Line1～Line4的任何一条进行该功能模块的电路分割。
图3是将通过图2所示的分割线数据140表示的分割线信息模式表示的图。在图3中，Line1～Line4是分割线，block1～block5是通过各分割线Line1～Line4被分开的分割区域，a0～a7，b0～b7是该功能模块的输入端子、x0～x14，cO是该功能模块的输出端子，d0～d22是分割区域block1的输出端子(分割区域block2的输入端子)。
另外，如图2所示，延迟面积数据150是在各分割区域block1～block5中表示延迟和面积的多个组合，由此，表示在各分割区域block1～block5中面积和延迟的折衷选择关系。例如图2的延迟面积数据150是表示在分割区域block1中面积为3.0时由端子a0到端子d0的延迟是2.0。面积为4.0时，由端子b1到端子d0的延迟是1.6。并且在本实施例中，分割区域的延迟是其分割区域的各通路的延迟中的最大延迟，即用关键路径的延迟表示的延迟。例如分割区域block1的延迟是当面积为3.0时是2.3(关键路径是由端子a1到端d1的通路)，面积为4.0时是1.8(关键路径是由端子a0到端子d0的通路)。本实施例中，通过准备这样的延迟面积数据150，可弹性选择分割区域的面积及延迟最适合的解。
图4表示以往的功能模块模型的图。如图4所示，以往的功能模块模型200不具备分割线数据。并且，延迟数据240仅表示该功能模块模型的输入端子到输出端子的延迟值，并且，其延迟值是固定的。另外，面积数据250只不过是表示该功能模块整体的面积信息而已。
如使用本实施例的功能模块模型，流水线寄存器的插入位置的最优化，部分电路的延迟及面积的调整成为可能，可将流水线电路整体的延迟及面积最优化。
关于本实施例的功能模块模型，以运算器为例更具体地说明。
图5是先行进位方式乘法器的电路图。如图5所示的乘法器是通过将多个全加法器FA陈列排列，构成了数组型乘法器。A0～A7是输入A的各位信号线，B0～B7是输入B的各位信号线，X0～X14是输出的各位信号线。
有关本实施例的功能模块模型的特征是(1)可插入流水线寄存器的位置，即分割线所表示的位置(2)在用分割线划界的分割区域中，通过调整电路的驱动能力或晶体管尺寸，面积和速度的折衷选择解析是可能的。
按照本实施例的功能模块模型，如图5所示表示乘法器时，可设定8根分割线31～38。按分割线31～38划界的电路，通过调整晶体管尺寸，可变更其面积。例如，Fishbum et al.，“TILOSA posynomial programmingApproach to Transistor Sizing”，ICCad85，PP.326-328，1985所公开的，如使用晶体管尺寸最优化方法，提供规定的延迟时，可计算面积为最小的晶体管尺寸。因此，在变更延迟的同时，通过使用该晶体管尺寸的最优化方法，可如图1(c)所示那样，求延迟和面积的折衷选择的关系。
图6是在如图5所示的乘法器中插入流水线寄存器后的电路图。如图6所示那样，分割线36是作为流水线寄存器的插入位置36A被选择，在该插入位置36A和各信号线上的交点，插入流水线寄存器39。
还有，浮点小数运算器，加法器，除法器等的乘法器以外的运算器，可适用关于本实施例的功能模块模型。并且，不仅是运算器，关于存储电路，组合电路等的模块，也可适用本实施例的功能模块模型。
下面，说明关于使用本实施例的功能模块模型的流水线电路合成方法。
有关本实施例的流水线电路合成是关于所述的功能模块模型准备的功能模块，由表示流水线寄存器可插入的位置的分割线中，选择实施插入流水线寄存器的位置，同时，在由分割线划界的分割区域中，从其折衷选择关系设定延迟和面积可作为问题定义。
在这里，按照设计目的，例如定义下面的问题。
(问题1)提供以流水线段数及时钟周期为条件，使流水线电路的面积为最小。
图7是有关本实施例的流水线电路合成方法的一例，是表示提供该问题1的解的处理顺序的流程图。关于图7所示的处理顺序，用图8及图9说明。
图8(a)是作为合成对象的流水线电路，是由功能模块的连接关系所表现的。在图8中，41～45是寄存器，51、52是乘法器，53是加法器。即，图8(a)是将输入A，B的积和输入C，D的积之和作为输出Y，表示输出电路。图8(b)是表示乘法器的功能模块模型，图8(c)是表示加法器的功能模块模型。在图8(b)，(c)中，各虚线表示分割线，在用分割线划界的各分割区域中的数字表示在其分割区域中的延迟和面积的关系。“/”前的数字表示延迟，“/”后的数字表示面积。例如“2.3/3”表示其分割区域当延迟为2.3时，面积是3。
对于图8(a)所示的流水线电路，2作为流水线段数，作为条件，提供13.0作为时钟周期。即，通过插入流水线，将寄存器41～44和寄存器45之间分割成2段，并且，随着寄存器间的延迟为13.0以下，面积为最小。
首先，在步骤S11中，初期设定流水线寄存器的插入位置，及在各分割区域中的延迟和面积。在这是，将乘法器51的分割线61及乘法器52的分割线65作为流水线寄存器的插入位置，初期设定。并且，各分割区域的延迟及面积分别选择延迟为最小的。即，关于乘法器51，52按分割区域的由上开始的顺序，选择为1.8/4、6/4、4.4/4、6/9，关于加法器53，按分割区域由上开始的顺序选择为0.6/3、0.6/3、0.6/3。
下面，在步骤S12中，在设定的流水线寄存器的插入位置及各分割区域中，进行延迟及面积的评价。由寄存器41、42开始到分割线61为止的延迟、及由寄存器43、44开始到分割线65为止的延迟分别是1.8，由分割线61开始到寄存器45为止的延迟，及由分割线65开始到寄存器45为止的延迟，分别为18.2(＝6+4.4+6+0.6+0.6+0.6)，大大超出提供的时钟周期13.0。并且这时，乘法器51，52的面积分别是21(＝4+4+4+9)，由于加法器53的面积是9(＝3+3+3)，总面积为51。
接着，在步骤S14中，进行流水线寄存器插入位置的设定变更(S14a)或是在分割区域中的延迟及面积的设定变更(S14b)。在这里，将流水线寄存器插入位置在乘法器51的分割线62及乘法器52的分割线66设定变更。然后在步骤S12中进行评价。该结果由寄存器41，42开始到分割线62为止的延迟及由寄存器43，44开始到分割线66为止的延迟分别是7.8(＝1.8+6)，由分割线62开始到寄存器45为止的延迟及由分割线66开始到寄存器45为止的延迟分别是12.2(＝4.4+6+0.6+0.6+0.6)，共同与提供的时钟周期为13.0以下。
并且，为了总面积更小，继续进行处理。在步骤S14中，例如，由1.8/4到2.3/3设定变更乘法器51的最初的分割区域的延迟及面积。步骤S12的评价结果，由寄存器41，42开始到分割线62为止的延迟增加为8.3(＝2.3+6)，乘法器51的面积减少为20(＝3+4+4+9)，总面积减少50。
到满足步骤S13为止，反复实行这样的步骤S14及S12。作为步骤S13的结束条件，可以用步骤S14及S12的反复次数，也可以用步骤12的评价不改善的连续次数。
图9是针对图8的流水线电路表示图7的处理的实行结果的图。如图9所示，作为流水线寄存器的插入位置，乘法器51的分割线63及乘法器52的分割线67是最终的选择(用虚线图示)。然后，各分割区域的延迟及面积，关于乘法器51，52是由分割区域的上开始顺序地选择2.3/3、6/4、4.4/4、10/6，关于加法器53是由分割区域的上开始顺序地最终选择1/2，1/2，1/2。该结果，第1段区域α，延迟为12.7、面积为22.0，第2段区域β，延迟为13.0、面积为18.0。即，用时钟周期13.0可动作，且可得到总面积是40.0的解。
图10是使用了以往的功能模块模型的流水线电路，与图8(a)同样，是表示将输入A，B的积和输入C，D的积之和作为输出Y的输出电路的图。
在以往，流水线寄存器的插入位置是模块间的信号通路上，或者是被限定在寄存器插入位置被固定的功能模块模型是存在的模块的其寄存器插入位置。例如，作为表示乘法器81，82的功能模块模型的寄存器插入位置是被固定的时候，如图10所示，流水线寄存器为可插入的位置是被限定在乘法器81，82的寄存器插入位置91，93及乘法器81，82和加法器83之间的流水线寄存器的插入位置92，94的4处。
即，由于流水线寄存器的插入位置的自由度是低的，用流水线寄存器划界的各区域的延迟不能够充分正常化，因此，不能使时钟周期十分短。并且，为了各模块的延迟及面积的值被固定，例如，关于用流水线寄存器划界的区域，其延迟即使对时钟周期有余量，也不能削减面积。
对此，在本实施例中，例如图8(a)的电路中，流水线寄存器可插入的位置也有9处，可进行比以往规定更细的最优化。也就是说，为了增加流水线寄存器插入位置的自由度，由于能够充分进行用流水线寄存器划界的各区域的延迟的正常化，可充分缩短时钟周期。并且，在各分割区域中，由于可进行延迟和面积的折衷选择，其延迟是在对时钟周期有余量的区域，可减小其面积，能够使电路整体面积最小化。
还有，在图7的处理中，例如，使用象以下的成本函数Cost，可以进行流水线寄存器的插入位置及各分割区域中的延迟和面积。
Cost＝A*∑ai+B*max(dsi)+C*P这里，ai是用分割线划界的各分割区域的面积，∑ai相当模块面积的总和。并且，dsi是用流水线寄存器划界的各区域的延迟。max(dsi)是各区域延迟的最大值，即相当可动作的时钟周期。并且，P是表示可动作的时钟周期比提供的时钟周期是否大的值，大时为“1”，反之为“0”。并且，A，B，C是为各项的重复的参数，是满足C》B》A＞0关系那样的设定。
反复执行步骤S14，通过逐步改善法，最小化所述成本函数Cost。还有，在步骤S14中，根据随机数选择步骤S14a及步骤S14b的任一个，当选择步骤S14a时，选择作为流水线寄存器的插入位置被目前所选择的分割线相邻接的分割线作为新的流水线寄存器的插入位置。选择步骤S14b时，选择根据随机数的任意的分割区域，变更邻接该分割区域的延迟及面积的解。
还有，也可适用模拟退火法，代替逐步改善法。
这样，如按照图7所示的流水线电路合成方法，由于在选择流水线寄存器插入位置的同时进行各分割区域的延迟及面积的最优化，对提供的时钟周期及流水线段数，可进行面积为最小的流水线电路的合成。
并且，按设计目的，定义以下问题。
(问题2)提供以时钟周期为条件，求可实行的多个流水线段数，决定有关各流水线段数的流水线电路的面积为最小。在这种情况下，得到多个可实行的解。
图11是关于本实施例的流水线电路合成方法的一例，是表示提供该问题2的解的处理程序的流程图。
在步骤S21中，关于成为合成对象的流水线电路中，求关键路径。然后，就关键路径上的各模块，由延迟和面积的折衷选择关系选择延迟为最小的延迟及面积的值。
在步骤S22中，在关键路径插入流水线寄存器，由流水线寄存器划界的各区域的延迟为提供的时钟周期以下。这时，可只就流水线段数变小。将这时的流水线段数设定为最小流水线段数。
在步骤S10中，实行如图7所示的处理。即，为合成对象的流水线电路是用步骤S22设定的最小流水线段数及提供的时钟周期可进行动作，并且，以面积为最小那样，决定流水线寄存器的插入位置及在分割区域中的延迟和面积。
在步骤S23中，仅1个增设流水线段数。然后，使用在步骤S23设定的流水线段数，实行步骤S10。即，成为合成对象的流水线电路，在步骤S23设定的流水线段数及提供的时钟周期可动作，并且，以面积为最小那样，决定流水线寄存器的插入位置及分割区域中的延迟和面积。
到满足步骤S24中的结束条件为止，反复实行步骤S23及步骤S10。在步骤S24中，例如，由步骤S10的结果开始，在当通过流水线段数的增加的流水线电路的最小面积不可缩小时，结束处理为好。
这样，如按照图11所示的流水线电路合成方法，在选择流水线寄存器插入位置的同时，进行各分割区域的延迟及面积的最优化，由于可决定最优的流水线段数，能够进行用高速并且面积为最小那样合成流水线电路。
还有，在分割区域的延迟及面积不变更时，仅变更流水线寄存器的插入位置，也可最优化流水线电路。在这种情况下，例如实行与图7同样的处理，在步骤S14中，只进行步骤S14a即流水线寄存器插入位置的变更。
图12是仅根据流水线寄存器插入位置的变更进行流水线电路的最优化的结果所表示的图。图12，是在图8(a)的流水线电路中，分别在寄存器41和乘法器51之间的插入反相器54，在乘法器52和加法器53之间插入反相器55。最优化的结果，作为流水线寄存器的插入位置，选择乘法器51的分割线62和乘法器52的分割线67，其结果，作为时钟周期的12.8被实现。
如果反过来，如果就乘法器51，52的流水线寄存器的插入位置被固定在同样位置的话，在第1段区域α及第2段区域β中，不能将延迟一起决定为12.8。例如，当流水线寄存器插入位置被固定在乘法器51，52的第2分割线62，66上，第2段区域β的延迟是17.2。一方面，流水线寄存器插入位置被固定在乘法器51，52的第3分割线63，67上，这一次第1段区域α的延迟是17.2。
象这样，仅变更流水线寄存器的插入位置也可最优化流水线电路。在这种情况下，功能模块模型最好具有表示分割线的分割线数据，在分割区域中，不要表示延迟和面积的折衷选择关系的延迟面积数据。
并且，有关本实施例的功能模块模型，不具有分割线数据，即使决定流水线寄存器的插入位置，由流水线寄存器插入位置划界的区域中如具有表示延迟和面积的折衷选择关系的延迟面积数据，能够最优化使用流水线电路。在这种情况下，例如最好实行与图7同样的处理，在步骤S14中，最好仅进行步骤S14b即延迟。面积的变更。
图13是按照本实施例的流水线电路合成方法设计的流水线电路装置的布局模式图。在图13中，1A，1B是具有同一功能的块，块1A是由部分电路2A，3A，4A组成，块1B是由部分电路2B，3B，4B组成。分别对应部分电路2A和部分电路2B、部分电路3A和部分电路3B，部分电路4A和部分电路4B，具有同一功能。但是，块1A是针对部分电路3A和部分电路4A之间的流水线寄存器5A设置的，块1B是针对部分电路2B和部分电路3B之间的流水线寄存器5B设置的。
在以前的流水线电路装置中，有多个有同一功能的块的情况下，在各块中，流水线寄存器的插入位置是相同的。对此，在本实施例的流水线电路装置中，如图13所示那样，在具有同一功能的块中，有流水线寄存器的插入位置不同的情况。并且，在本实施例的流水线电路装置中，在具有同一功能的块中，有对应部分电路的尺寸是不同的情况。在这样的电路装置中，如果使在各块中的流水线寄存器的插入位置相同时，或是使对应部分电路的尺寸相同时，有不正常动作的可能性。究其原因，是由于流水线寄存器间的延迟是变化的，如果该延迟超出时钟周期，因此产生同步错误。
如按照以上那样的本发明，在流水线电路的合成中，流水线寄存器的插入位置的最优化，部分电路的延迟及面积的调整是可能的，更可实现流水线电路整体的延迟及面积的最优化。
权利要求
1.一种功能模块模型，是在集成电路的功能电平设计中，被用于表示功能模块的功能模块模型，其特征在于，具有表示流水线寄存器可插入位置，表示分割线的分割线数据。
2.根据权利要求1所述的功能模块模型，其特征在于，具有延迟面积数据，是表示在由分割线划界的分割区域中的延迟和面积的折衷选择关系。
3.根据权利要求2所述的功能模块模型，其特征在于，所述延迟面积数据是在分割区域中作为延迟，至少在该分割区域中具有关键路径的延迟。
4.根据权利要求1所述的功能模块模型，其特征在于，是表现运算器的模型。
5.一种功能模块模型，是在集成电路的功能电平设计中，被用于表示功能模块的功能模块模型，其特征在于，决定流水线寄存器的插入位置；在由流水线寄存器插入位置划界的各区域中，具有表示延迟和面积的折衷选择关系的延迟面积数据。
6.根据权利要求5所述的功能模块模型，其特征在于，所述延迟面积数据，在由流水线寄存器插入位置划界的各区域中作为延迟，至少在该区域中具有关键路径的延迟。
7.根据权利要求5所述的功能模块模型，其特征在于，是表现运算器的模型。
8.一种流水线电路合成方法，是在集成电路的功能电平设计中，由功能模块的连接信息合成流水线电路的方法，其特征在于使用具有表示流水线寄存器可插入位置，表示分割线的分割线数据的功能模块模型；关于所述功能模块模型准备的功能模块，由用所述分割线数据表示的分割线所示的位置开始，选择流水线寄存器的插入位置。
9.根据权利要求8所述的流水线电路合成方法，其特征在于，所述功能模块模型是通过用所述分割线数据表示的分割线划界的分割区域中，具有表示延迟和面积的折衷选择关系的延迟面积数据；关于所述功能模块模型准备的功能模块，由所述延迟面积数据表示的延迟和面积的折衷选择关系设定在分割区域中的延迟和面积。
10.根据权利要求9所述的流水线电路合成方法，其特征在于，作为条件提供流水线段数及时钟周期；流水线电路在提供的流水线段数及时钟周期可工作，并且，以面积为最小那样决定流水线寄存器的插入位置及在分割区域中的延迟和面积。
11.根据权利要求9所述的流水线电路合成方法，其特征在于，作为条件提供时钟周期；流水线电路在提供的时钟周期求出可工作时的最小流水线段数；流水线电路在所述最小流水线段数及提供的所述时钟周期可工作，并且，以面积为最小那样决定流水线寄存器的插入位置及在分割区域中的延迟和面积。
12.根据权利要求11所述的流水线电路合成方法，其特征在于，从所述最小流水线段数开始增加设定流水线段数；流水线电路在设定的流水线段数及提供的时钟周期可工作，并且，以面积为最小那样决定流水线寄存器的插入位置及在分割区域中的延迟和面积。
13.一种流水线电路装置，其特征在于，具有实质功能相同的两个块；在所述的两个块中，流水线寄存器的插入位置不同。
14.根据权利要求13所述的流水线电路装置，其特征在于，在所述两个块中，对应部分电路的尺寸不同。
全文摘要
一种功能模块模型包括表示流水线寄存器可插入的位置的表示分割线Linel－Line4的分割线数据和由分割线划界的分割区域block1～block5中表示延迟和面积的折衷选择关系的延迟面积数据。使用该功能模块模型,从表示分割线数据的分割线中选择流水线寄存器的插入位置,同时,从延迟面积数据表示的延迟和面积的折衷选择关系中设定延迟和面积,合成面积最小的流水线电路。该流水线电路的合成中可实现最合适的流水线化。
文档编号G06F7/53GK1208255SQ98102699
公开日1999年2月17日 申请日期1998年7月2日 优先权日1997年7月3日
发明者福井正博, 田中正和, 秋浓俊郎, 今井正治, 武内良典 申请人:松下电器产业株式会社