专利名称：伪噪声产生装置的制作方法
技术领域：
本发明涉及用来产生用于CDMA(码分多址)通信系统中传输信号扩展调制的伪噪声序列的伪噪声产生装置。
在使用其周期可能扩展到例如数分钟之大的扩展码元序列的CDMA通信系统中，必须通过从基于传输端通过控制信道发送的时间数据所确定的相位启动扩展码元序列建立码元同步。进而，在长周期的码元序列分为多个部分每一部分由不同的站台使用的系统中，要求码元序列迅速从所使用的相位启动，并当发出分配变化请求以降低相互的干扰时，必须从指定的相位迅速重新启动码元序列。
任意设置用作扩展码元序列的伪噪声序列的相位的一个可能的方法是向产生伪噪声序列的伪噪声产生器提供比通常快的时钟，并从原始相位向所希望的相位移动其相位。然而这一方法需要高速时钟来实现移位，并当移位量大时特别存在一个问题，因为如果要在短时间内获得所希望的移位量就必须要有非常快速的时钟。
另一可能的方法是利用伪噪声序列的移位可加性质，并通过从伪噪声产生器各级移位寄存器提取适当的抽头并对抽头的输出取异或而产生相移码元序列。然而，这一方法的问题在于，必须通过计算确定用于获得所需移位量的抽头位置，并如果移位寄存器级的数量很大，则计算要花相当多的时间。
于是本发明的目的是要提供一种能够在短时间内从所希望相位启动的伪噪声产生装置。
根据本发明，提供了一种伪噪声产生装置，它包括具有多个串连的延时元件的伪噪声产生器；用于存储对应于相移量的选择模式的存储装置；用于在伪噪声产生器中根据从存储装置输出的选择模式选择延时元件输出的选择器；以及加法器，用于把由选择器选择的延时元件的输出相加，从而输出从伪噪声产生器输出的伪噪声序列的相移版本。
存储装置最好存储对应于多个不同相移量的多个选择模式，并输出对应于多个相移量中特定的一个相移量的选择模式。
该装置最好还包括用于在其中累积加法器输出的伪噪声序列的移位寄存器；以及控制器，用于通过向存储装置发出相移量的规定，并通过向伪噪声产生器中的延时元件传输在移位寄存器中累积的伪噪声序列，作为多个相移量的和而实现所需要的相移的。
图1是根据本发明的第一实施例的伪噪声产生装置的电路图；图2是根据本发明的第二实施例的伪噪声产生装置的电路图；图3是用于说明图2的电路工作的时序图；图4是说明图2中控制器24的第一个例子的电路框图；图5是用于说明图4的电路工作的时序图；图6是说明图2中控制器24的第二个例子的电路框图；图7是用于说明图6的电路工作的时序图；图8是说明图2中控制器24的第三个例子的电路框图；图9是说明图2中控制器24的第四个例子的电路框图；图10是解释图9中的微处理器40工作的第一个例子的流程图；图11是解释图9中的微处理器40工作的第二个例子的流程图；以及图12是解释图9中的微处理器40工作的第三个例子的流程图。
在以下说明的各实施例中，相同的标号表示相同的构成部件。
图1是根据本发明的第一实施例的伪噪声产生装置的电路图。
图1中，七级移位寄存器10和产生移位寄存器10的第四级与第七级的输出的逻辑异或(EOR)并把结果反馈给第一级输入的EOR电路12，构成产生周期为27-1的M-序列伪噪声产生器14。每一级移位寄存器10的输出连接到七个与(AND)门电路16的之一的一个输入，其其它的输入连接到ROM 18的输出。所有与门电路16的输出由六个EOR电路20取异或以便产生这一装置的输出。
如上所述，因为M-序列的移位可加性，通过从各级移位寄存器取适当的抽头并对所取的抽头输出取异或，能够获得带有被任意移位的码元序列的相位的M-序列。在本发明中利用这一性质，预先计算出提供了所需要的移位量的抽头位置选择模式，并且每一模式预先存储在由对应的移位量所定址的ROM 18中的存储单元中。
在对每一级移位寄存器10施加了初始值之后，所需要的移位量作为对ROM 18的定址给出，ROM 18响应输出提供所需要的移位量的抽头位置选择模式。根据从ROM 18输出的选择模式，适当与门电路16被打开以便选择抽头位置，并在EOR电路20中对来自所选择的抽头的值取异或，这样该电路输出从初始值被移位所需要的移位量的一个M-序列，即带有所需要的相位的M-序列。
在图1的实施例中，在具有例如41级移位寄存器和输出周期241-1的M-序列伪噪声产生器的情形下，如果要获得任意移位量，则将需要(241-2)×41位ROM容量，这是不现实的。
图2是根据本发明的第二实施例的伪噪声产生装置的电路图。图2及以下给出的例子中，对图1中所示具有七级移位寄存器并输出周期27-1的M-序列的伪噪声产生器14进行说明以便于理解，但是应当理解，以下所述的实施例同样适用于例如具有41-级移位寄存器并输出周期241-1的M-序列的伪噪声产生器。
本实施例中，从EOR电路20输出被相移的M-序列串行输入到移位寄存器22，并当以等于伪噪声产生器14中的移位寄存器10的级数的数据加载时，移位寄存器22把数据转移回移位寄存器10。这样，能够作为多个相移量之和获得所需要的相移量。进而，通过以对应于伪噪声序列的周期的1/2、1/4、1/8、…的相移量设置ROM 18，能够在限定的时间内有效地获得任意的移位量。更具体来说，当M-序列的周期为2n-1时，对应于相移量2n-1、2n-2、…、2和1的选择模式存储在ROM 18中，并根据以二进制表示的所希望的移位量的位模式对移位量求和，能够获得任何所希望的移位量。这种情形下所需要的ROM容量仅为n×n位。通过在设置初始值之后进行以上的操作，能够在短时间内获得带有所希望的相位的M-序列。如果对必须的相位数作出限制，则仅需要在ROM 18中存储能够通过它们的和表示必须的相位的足够多的模式。例如，当希望产生的相位为1、4、16、64、68或80时，则ROM 18只需要存储对应于相移量64、16和4的选择模式即可，因为所有必须的相位能够由它们的和表示。
参见图3的时序图，以下将取一个例子来说明图2的电路的工作，其中输出周期为127(=27-1)的其相位对初始值超前(或滞后)68个时钟的M-序列。基本上相同的操作适用于具有长为241-1的周期的M-序列产生电路的情形。
当初始设置脉冲PRSET施加到移位寄存器22时，移位寄存器22被设置为初始值a(0)。图3中的SBUT表示在移位寄存器22中设置的值。初始设置脉冲PRSET还施加到控制器24。通过这一脉冲，控制器24锁存相移值SFTVAL，确定64+4的组合为通过以下所述方法之一达到相移值68的组合，并对ROM 18给出对应于64-时钟相移值(参见图3中ADDR)的选择模式的存储地址ad(64)。ROM 18对此响应而输出达到64时钟相移的抽头值的选择模式tp(64)(参见图3中的TAPINFO)。此后，控制器24输出加载脉冲LOAD，这时加载到移位寄存器22中的初始值a(0)转移到移位寄存器10(参见SBUT和SR)。当对周期T1中七时钟周期设置H电平信号CLKON时，则与门电路26打开且移位时钟CLK七次施加到移位寄存器10和22。随着七个移位时钟的施加，伪噪声产生器14输出七位的M-序列，同时对产生器14的输出超前(或滞后)64时钟的值a(64)加载到移位寄存器22(参见SBUF)。然后，控制器24输出对应于四时钟相移量(ADDR)的地址ad(4),ROM 18对此响应而输出对应的抽头位置选择模式tp(4)(TAPINFO)。这种情形下，当通过加载脉冲LOAD的施加a(64)加载到移位寄存器10(SBUF,SR)，且七个移位时钟在周期T2施加到移位寄存器10和22时，其相位对初始值a(0)超前(或滞后)64+4时钟的值将a(68)加载到移位寄存器22。通过连续施加移位时钟CLK加法器20的输出可作为所需要的伪噪声序列导出。在所述的例子中，通过施加加载脉冲LOAD，值a(68)被转移到移位寄存器10，且移位时钟CLK在周期T3相继被施加，于是引起伪噪声序列产生器14输出具有所需要的相位的伪噪声序列。
图4是表示图2中控制器24的第一个例子的电路框图。如前所述，通过在ROM 18中存储对应于64、16和4的相移量的选择模式并通过对它们求和，图4的例子实现了0、4、16、64、68或80的相移。作为一个例子，在图5中示出实现68时钟相位差的操作的时序图。
当初始设置脉冲PRSET施加到时序控制器28时，时序控制器28将对应于64时钟(ADDR)相移量的抽头选择模式的存储地址ad(64)与数值64(REFSFT)一起输出。进而，通过施加初始设置脉冲PRSET，把移位值68锁存到减法器30并输出(SFT)。在比较器32中，值64(REFSFT)与从减法器30输出的值68(SFT)做比较；由于SFT大于REFSFT，移位接通信号SFTON进到H电平。当SFTON在H电平时，时序控制器28输出加载脉冲LOAD，其结果是CLKON对于周期T1被设置在H电平。如前所述，这引起从初始值a(0)被移位64个时钟的a(64)加载到移位寄存器22。然后时序控制器28输出减法脉冲SUBPLS，减法器30响应该脉冲执行计算68-64并输出结果4(SFT)。此后，时序控制器28输出ad(16)(ADDR)及数值16(REFSFT)，但是由于4(SFT)＜16(REFSFT)，从比较器32输出的信号SFTON变为L电平。这种情形下，时序控制器28不输出脉冲LOAD，但是输出下一个地址值ad(4)(ADDR)和数值4(REFSFT)。由于REFSFT=SFT，现在信号SFTON变为H电平，且输出脉冲LOAD和信号CLKON，以便进行移位量4的相移。由于对存储在ROM中的所有三个选择模式已经完成处理，故时序控制器28把加载脉冲LOAD施加到移位寄存器10以便把以上处理结果加载到伪噪声产生器14中，并在周期T3设置时钟-接通信号为H电平以便启动伪噪声产生器14的操作。
图6示出控制器24的第二个例子。在这一例子中，为了获得带有任意相位的周期为27-1=127的伪噪声序列，在ROM 18中预存储了对应于相移量64、32、16、…、2和1的选择模式(图2)。在序列中从最高有效位开始检查表示为二进制数所希望的相移量，并当MSB为1时，向ROM 18给出对应于与该位的位置相对应的相移量的选择模式，以便达到任意的相移。
图7表示说明当提供68个时钟的相移时操作的时序图。通过初始设置脉冲PRSET的施加，相移值SFTVAL被锁存在移位器34中，且时序控制器36输出ad(64)。在二进制表示法中，64表示为1000100。由于最高有效位为1，故移位接通信号SFTON成为H电平。这种情形下，时序控制器36输出加载脉冲LOAD和时钟-接通信号CLKON，于是执行64的时钟的相移。然后，时序控制器36输出ad(32)以及移位脉冲SFTPAL，引起移位器34向上移动一位。由于现在最高有效位为0，故SFTON成为L电平，且LOAD及CLKON都不输出。当ADDR变为ad(4)时，SFTON成为H电平，于是输出LOAD及CLKON且执行四时钟的相移。当检查了所有的位时，输出加载脉冲LOAD且CLKON固定在H电平，使得连续输出带有所希望的相位的伪噪声序列。
在所示的例子中，从最高有效位开始检查序列中的位，但是当然也可以从最低有效位开始检查位，并在检测出位1时进行相应的移位。此外，如前所述，当必须的移位量限制为4、16、64、68或80时，只需存储三个选择模式td(4)、tp(16)、和tp(64)并检查相移值SFTVAL的指定的三位的位置。
通过向ROM 18给出ad(4)所进行的相应要求输出七个移位时钟和加载脉冲LOAD。另外，通过向伪噪声产生器14中的移位寄存器10仅施加四个移位时钟，能够实现四时钟的相移。即，当相移量不大于移位寄存器10的级数时，通过向移位寄存器10只施加必要数目的移位时钟能够缩短处理时间。而且，如图8所示，比较器38对所提供的移位值SFTVAL与预定值，例如移位寄存器的级数n，进行比较，并如果移位值不大于预定值，则仅将对应的时间时钟-接通信号CLKON置为H电平，从而产生必要数目的移位时钟。这样作，就能够在短时间内获得所希望的相位。
图9表示一例，其中控制器24由包括MPU(微处理器单元)、存储器等的微处理器40实现。具有与ROM 18相同功能的表TAPTABLE包含在微处理器40的存储器中。通过参照这一表，MPU能够直接向与门电路16提供抽头选择模式TAPINFO。进而，微处理器40能够读取移位寄存器22的值SBVAL，能够向移位寄存器10加载值SR，并能够从移位寄存器10读取值PNVAL。当从微处理器40向其提供移位时钟数时，时钟产生器42向移位寄存器10和22提供移位时钟CLK，并在输出了规定数目的移位时钟之后，把完成信号CMPL置为有效，并将其返回微处理器40。
图10示出微处理器40操作的第一个例子。这一例子对应于参照图4和5所述的例子。首先，用于执行循环n次的值(n-1)被代入循环变量k(步骤1000)。然后，把移位寄存器10置为初始值INI(步骤1002)。为了确定是否要执行由抽头信息表(TAPTABLE)中第k个抽头信息TAPINFO(k)规定的移位，将其移位量REFSFT(k)与剩余的移位量SFT进行比较(步骤1004)。如果剩余移位量信号SFT大于或等于移位量SFT，则在与门电路16中设置TAPINFO(k)，并在初始化移位操作之前从剩余的移位量信号SFT中减去相移量信号REFSFT(k)(步骤1006)。为了执行等于移位寄存器10的级数的量的移位，在规定要产生的时钟数的信号CLKN中设置为数值7(步骤1008)。在收到来自时钟产生器42的时钟输出完成信号CMPL(步骤1010)时，读出移位寄存器22的内容SBVAL并转移到移位寄存器10，且循环变量减一(步骤1012)；如果规定的循环数还没有完成(步骤1014)，则过程返回步骤1004。当规定的循环数已经完成时，读出移位寄存器10的内容PNVAL以便完成操作(步骤1016)。这里，如果代替读出PNVAL的是向时钟产生器42发出指令继续产生移位时钟CLK，则伪噪声序列能够在终端PO继续输出。
图11表示微处理器40的操作的第二个例子。这一例子对应于参照图6和7所述的例子。首先，用于执行循环n次的值(n-1)被代入循环变量k(步骤1100)。然后，把移位寄存器10置为初始值INI(步骤1102)。为了确定是否要执行由抽头信息表(TAPTABLE)中第k个抽头信息TAPINFO(k)规定的移位，检查移位量信号SFT的第k位dk看该位是否被设置(步骤1104)。如果该位被设置，则在初始化移位操作之前在与门电路16中设置TAPINFO(k)(步骤1106)。在这例子中，为了进行等于移位寄存器10的级数量的移位，在规定要产生的时钟数的信号CLKN中设置数值7(步骤1108)。在收到来自时钟产生器42的时钟输出完成信号CMPL时(步骤1110)，移位寄存器22的内容SBVAL转移到移位寄存器10，且循环变量减一(步骤1112)；如果规定的循环数还没有完成(步骤1114)，则过程返回步骤1104。当已经完成规定的循环数时，读出移位寄存器10的内容PNVAL以便完成操作(步骤1116)。这里如果代替读出PNVAL的是向时钟产生器43发出指令继续产生移位时钟CLK，则在终端PO能够继续输出伪噪声序列。
图12表示微处理器40的操作的第三个例子。这一例子对应于参照图8所述的例子。首先，如果作为剩余移位量信号SFT给出的总移位量不大于预定值(在所示的例子中，49)(步骤1200)，则随后分支到右侧，在此在规定要产生的时钟数的信号CLKN中设置要产生的必须的时钟数(步骤1202)，并当规定的时钟数的移位已经完成时，完成了移位操作(步骤1204)。否则，把用于执行循环n次的数值(n-1)代入循环变量k(步骤1206)。然后，设置移位寄存器10为初始值INI(步骤1208)。为了确定是否要执行由抽头信息表(TAPTABLE)中第k个抽头信息TAPINFO(k)规定的移位，检查移位量信号SFT的第k位dk看该位是否被设置(步骤1210)。如果该位被设置，则在初始化移位操作之前在与门电路16中设置TAPINFO(k)(步骤1212)。这里，(a)如果REFSFT(k)的值小于移位寄存器10的级数7(步骤1214)，则在规定要产生的时钟数的信号CLKN中设置时钟数等于REFSFT(k)；(b)否则，在信号CLKN中设置数值7(步骤1218)，以执行等于移位寄存器10级数的量的移位。在收到来自时钟产生器42的时钟输出完成信号CMPL时(步骤1220)，只是在(b)的情形中移位寄存器22的内容SBVAL转移到移位寄存器10。然后，循环变量减一(步骤1224)，并如果规定的循环数还没有完成(步骤1226)，则过程返回步骤1210。当已经完成规定的循环数时，读出移位寄存器10的内容PNVAL以便完成操作(步骤1228)。这里如果代替读出PNVAL的是向时钟产生器43发出指令继续产生移位时钟CLK，则在终端PO能够继续输出伪噪声序列。
根据本发明，使用高速和小型处理电路能够获得其相位按预定量或任意量移位的伪噪声序列。
权利要求
1．一种伪噪声产生装置，它包括具有多个串连的延时元件的伪噪声产生器；用于存储对应于相移量的选择模式的存储装置；用于在所述伪噪声产生器中根据从存储装置输出的所述选择模式选择延时元件输出的选择器；以及用于把由所述选择器选择的所述延时元件的输出相加，从而输出从所述伪噪声产生器输出的伪噪声序列的相移版本的加法器。
2．根据权利要求1的伪噪声产生装置，其中所述存储装置存储对应于多个不同相移量的多个选择模式，并输出对应于从所述多个相移量中特定的一个相移量的选择模式。
3．根据权利要求2的伪噪声产生装置，还包括用于在其中存储所述加法器输出的所述伪噪声序列的移位寄存器；以及控制器，用于通过向所述存储装置发出相移量的规定，并通过向所述伪噪声产生器中的所述延时元件传输存储在所述移位寄存器中的所述伪噪声序列，作为多个相移量的和而实现所需要的相移。
4．根据权利要求3的伪噪声产生装置，其中所述存储装置至少存储对应于等于从所述伪噪声产生器输出的所述伪噪声序列的周期的一半的相移量、等于所述一半的一半的相移量、以及等于其又一半的相移量的选择模式。
5．根据权利要求4的伪噪声产生装置，其中当从所述伪噪声产生器输出的所述伪噪声序列的周期为2n-1时，所述存储装置至少存储对应于2n-1、2n-2及2n-3的相移量的选择模式。
6．根据权利要求3的伪噪声产生装置，其中当规定给所述存储装置的相移量小于预定值时，所述控制器向所述伪噪声产生器提供数量上对应于所述相移量的时钟，而不是通过向所述伪噪声产生器中的所述延时元件转移所述移位寄存器的内容对相移量求和。
7．根据权利要求3的伪噪声产生装置，其中当所述希望的相移量小于预定值时，所述控制器对所述伪噪声产生器提供数量上对应于所述所希望的相移的时钟，而不是通过向所述伪噪声产生器中的所述延时元件转移所述移位寄存器的内容而实现所述希望的相移。
全文摘要
一种能够使用小型处理电路从任意相位启动伪噪声序列的伪噪声产生装置。对应于多个相移量的选择模式事先存储在ROM中。通过向ROM给出相移量并在与门电路中设置对应的抽头选择模式,对由伪噪声产生器产生的伪噪声序列进行相移,并加载到移位寄存器。在ROM中设置了新的相位量之后,移位寄存器的内容转移给伪噪声产生器中的移位寄存器。通过重复这一操作,作为多个相移量之和实现所希望的相移。
文档编号G06F7/58GK1226767SQ9812558
公开日1999年8月25日 申请日期1998年12月17日 优先权日1998年2月18日
发明者中村隆治, 川端和生, 大渕一央, 滨田一 申请人:富士通株式会社