专利名称：加罗依斯线性反馈移位寄存器的零时延屏蔽的制作方法
技术领域：
本发明涉及直接序列扩谱通信系统领域，例如那些实现了CDMA-2000、UMTS、IS-95标准的通信系统以及类似的运用伪噪声序列对数据进行编解码的蜂窝电话系统。
PNS是具有确定模式的比特流，但看起来象随机比特流。产生PNS的常见装置是线性反馈移位寄存器(LFSR)。两个常见类型的LFSR是Fibonacci(费朋南西)LFSR和Galois(加罗依斯)LFSR。这两种类型都包括一个包含比特寄存器和模-2加法器的闭环路，通过它，比特流在环路中进行移位。加法器有一个作为环路的一个部分的输入端以及其另一个输入端被连接到环路的另一部分，从而形成多个环路，以便当比特流在环路中移位时对它们进行随机化。
任何LFSR的PNS值在经过大量比特后都要重复，并且希望利用有限数量的硬件来产生具有最长可能的无重复序列的PNS。这可以通过用本技术领域中公知的方法选择LFSR的加法器和寄存器的配置以及寄存器的初始值来完成。对于包含在LFSR中的给定寄存器的数目m，PNS的可能的最长的非重复部分长度等于2m-1个比特。
除了用相同的PNS之外，发射机和接收机各自必须用PNS中的相同位置的值来进行扩谱以及解扩。为了使发射机和接收机同步以便都利用PNS中的相同位置的值，一个位移屏蔽值被计算出来，并且与PNS(在发射机或接收机中)的当前位置的输出值相组合，以便用本技术领域中公知的方法产生PNS的不同位移的值。
本领域的技术人员可以去参考以下的引用文献。授予Siedenburg的美国专利5,878,076描述了一个直接序列扩谱通信系统。授予Thomas的美国专利5,754,603描述了PNS同步。授予Barron的美国专利5,926,070描述了位移屏蔽生成器。由Ishida提交的公开的欧洲专利申请0 660 541描述了发射机和接收机的PNS位置同步的方法。由Medlock提交的公开的PCT专利申请WO 99/45670描述了LFSR屏蔽装置。
图1描述了选出的带有移位屏蔽装置的Galois LFSR的部分。LFSR 100包括多个在一个环路中依次相连的二进制寄存器101-108。这些二进制寄存器可以是D双稳态触发器或者其它公知的比特存储设备。以寄存器102为例，每个寄存器102有一个数值输入端110，它连接到前一个寄存器101的输出端111上，并且每个寄存器102有一个输出端112，它连接到后一个寄存器103的数值输入端113上。
LFSR 100也包括一个或多个连接到环路中的模-2加法器115-117。每个加法器插入寄存器序列的顺序的101-108寄存器的不同寄存器对之间。其间插入加法器的寄存器对的选择，取决于二进制本原多项式的选择。本原多项式概念上跟质数相似。本原多项式是不能被任何更简单的多项式整除的多项式。对于图1所示具体的LFSR例子，本原多项式是D8+D4+D3+D2+1。D8要求LFSR有8个寄存器，并且D2、D3和D4项要求加法器插入到最倒数第二、倒数第三、以及倒数第四个寄存器对之间，如图所示。本原多项式，正如质数一样，在本技术领域中是公知的。
插入的加法器115-117的每一个都有两个输入端和一个输出端并且可以简单地以XOR门来实现。作为例子，加法器115第一个输入端120连接到到前一个寄存器104的输出端121上，并且输出端122连接到后一个寄存器105的输入端123上。同样，加法器115第二个端124连接在寄存器序列中最后的寄存器108的输出端125和寄存器序列的第一个寄存器101的输入端126之间。时钟信号线130连接到寄存器序列的每个寄存器的时钟输入端上，并且当时钟信号经过时钟信号线传送到时，每个寄存器开始输出那时在寄存器的输入端正在接收的值。例如，时钟信号线130连接到寄存器101的时钟输入端131上。
控制线135包括至少一条初始化线136，它连接到每个寄存器101-108以便初始化各寄存器的值。例如，初始化线136如所示连接到寄存器108的初始化输入端137上。初始化线可以把记忆值写进寄存器中，从而使任何初始值可以任意写到任何寄存器中。在那种情况下，寄存器的初始值通常预定存储在一个存储器中。或者，控制线可以简单地向寄存器发送信号以便使特定寄存器硬件中采用某一个固定的预定初始值。如果寄存器是D触发器，则初始化线连接到每个要被初始化为1的寄存器的置位输入端上和连接到每个要被初始化为0的寄存器的复位输入端上，并且当初始化线电平升高时，寄存器上的值采用他们各自的初始值。为一个特定的本原多项式选择寄存器初始值的方法是公知的，并且这儿不需要更进一步讨论。
图1显示的Galois LFSR在输出端138上输出PNS的比特值。然而，为了使接收机PNS的输出值的位置跟利用相同PNS的发射机输出值的位置同步(反之亦然)，位移屏蔽值必须跟PNS的先前输出位置相结合。
屏蔽装置140同Galois LFSR 100的输出端138相连，如图1所示。屏蔽装置包括一连串寄存器141-148，这些寄存器各自存储了LFSR的PNS输出的前8个值。寄存器142-148的输出端连接到各自后续的寄存器141-147的输入端。例如，寄存器146的输入端149连接到寄存器147的输出端150上，以及寄存器146的输出端151连接到寄存器145的输入端152上。
屏蔽装置也包括一连串模-2加法器161-167，在加法器序列中，每一个后续的加法器162-167的第一个输入端连接到各自前一个加法器161-166的一个输出端。例如，加法器165的输入端153连接到加法器164的输出端154上，并且加法器165的输出端155连接到加法器166的输入端156上。多个屏蔽开关171-178的组合包括第一个屏蔽开关171，其输出端179连接到加法器序列的第一个加法器161的第一个输入端180上。同样，后续的屏蔽开关172-178的输出端连接到加法器序列中加法器161-167各自的第二个输入端上。每个寄存器141-148的输出端连接到各个开关171-178的输入端上。
控制线135的屏蔽值线191-198各自连接到开关171-178上，以便把各个开关171-178设置到开或闭的状态，从而可以控制是否各个寄存器值经过各个开关被输送到加法器161-167的各个加法器的相应输入端上。例如，寄存器146的输出端151连接到开关175的输入端182上，并且开关175的输出端183连接到加法器165的输入端184上。因而，当开关线196设置成1时，寄存器146的值同加法器164的输出端154上的输出值进行模-2加，并且在输出端155上的结果将被输出到加法器166的输入端156上。另一方面，当开关线183设置成0时，来自加法器164输出端154的输出值简单地经由加法器165到达加法器166的输入端156。最后，输出端子199连接到加法器序列的最后面模-2加法器167上，用于输出屏蔽的PNS值。
微控制器200包括一个处理器201、时钟202、和存储器203，由总线204将它们连起来。电源205为操作处理器、存储器和时钟提供电源。时钟向处理器和存储器提供定时信号以使它们同步运行。微控制器的存储器包含着其中包含寄存器101-108初始值的数据模块206以及程序模块207，后者用于控制该处理器，以便在初始化时把这些初始值经由控制线135传送到这些寄存器上去。存储器也包括程序模块208，用于以一种本技术领域中公知的方法计算屏蔽值，以便于同步由发射机和接收机的屏蔽PNS各自提供的值。
在已知屏蔽Galois LFSR中，在LFSR初始化之后，LFSR的屏蔽装置输出一个无效的序列直到正确的PNS比特被装载入屏蔽装置的所有寄存器中为止。这在一些系统中尤其是一个问题，这些系统在发射机和接收机同步的过程中把LFSR初始化为不同的初始值。
上面的引用内容完整地列举在这里作为参考。
本领域的技术人员通过参考附图阅读下面的优选实施方案的描述以及它们所显示的本发明的权利要求的特征，就会理解本发明以及本发明附加的一些发明目的和优点。
图2展现了本发明的LFSR。
图3示例了一个应用图2的LFSR的发射机。
图4展现了一个应用图2的LFSR的接收机。
优选实施方案的详细描述在图示中，不同图中的相似组件具有相同的标号以便简化描述。
图2示例了本发明的屏蔽的Galois线性反馈移位寄存器(LFSR)220。包括寄存器101-108和加法器115-117的LFSR的部件和操作同上面图1描述的相同。同样，在屏蔽装置中，加法器序列161-167和连接到加法器序列的各个加法器输入端的开关171-178本质上同图1中的相同。
在图2的屏蔽的LFSR中，各个网络连接在寄存器101-108的一个或多个寄存器的输出端和每个屏蔽开关171-178的输入端之间。这些网络包括，在寄存器125，101，102，103，和104的输出端和各个屏蔽开关171，172，173，174和175的输入端之间的一对一连接221，222，223，224。这些网络包括在寄存器101和105的输出端和模-2加法器231的输入端之间的连接229和226；以及在模-2加法器231的输出端和屏蔽开关165的输入端之间的连接235。这些网络包括在寄存器101、102和106的输出端和模-2加法器232的输入端之间的连接230、231和227；以及在模-2加法器232的输出端和屏蔽开关166的输入端之间的连接236。这些网络还包括在寄存器101、102、103和107的输出端和模-2加法器233的输入端之间的连接232、233、234和228；以及在模-2加法器233的输出端和屏蔽开关167的输入端之间的连接237。
在寄存器和开关之间的网络的结构可直接由Galois LFSR的结构决定。在此情况下，因为Galois LFSR的加法器连接到第4、5和6寄存器的输出端上，那么连接应该从这些寄存器的输出端延伸跨过4，5和6个寄存器而到达开关，在那里完成连接。只有连接229、231和232能从寄存器输出端跨过4个寄存器延伸到各自的开关。只有连接230和233可以跨过5个寄存器到达各自的开关。只有连接器232可以延伸穿过6个寄存器到达一个开关。优选地，可以通过选择一个除了第一项以外仅有很少几个低阶项的本原多项式来使得连接的数目最少。也就是，如果多项式有D7项，那么一个加法器就会被插入寄存器101和102之间，并且提供延伸跨过1个寄存器的连接，所以开关173、174和175需要一些加法器，并且对于开关173、174、175、176、177和178分别需要从寄存器101、102、103、104、105和106到加法器的6个额外的连接。
图3示例了本发明的发射机300，发射机300应用图2的屏蔽Galois LSFR 220。微控制器200被连接成可以向屏蔽Galois LSFR 220提供时钟、寄存器初始化、以及屏蔽信号，如以上关于图2所描述的那样。信息信号通过输入端301送入编码器302，编码器302把信息转换成串行比特流。例如，编码器可以把模拟话音输入转换成比特流。如果通过输入端接收的信息已经是串行比特流，那么编码器可以不需要。根据本发明的屏蔽Galois LFSR 220的PNS输出，比特流由扩展器303进行扩展，以便产生扩展信息信号。发射机装置304把扩展信息信号发送到媒体205中去。例如，发射机可以是连接到天线上的调制器，从而由天线把扩展信号信息在空中广播出去；连接到媒体驱动器的写头上的信道编码器，从而由写头把扩展信息信号写到计算机的媒体上；或者是激光器，该激光器被加以适当连接，以便可经由光纤或者其它类似的信息传输系统进行信号传送。
图4展示了一个接收机320接收由图3的发射机产生的扩展信息信号并且再生出开始时输入到发射机的信息信号。接收装置321从媒体305中接收扩展信息信号。接收机的性质取决于如上所讨论的媒体。解扩器322对扩谱信息进行解扩以便产生上面所述的编码比特流。解码器323对编码比特流进行解码以便再生出最初由发射机300收到的信息信号。如果不需要编码器，那么根据情况而不再需要解码器。PNS-生成器220等同于图3的PNS-生成器220并且优选地是图2的屏蔽的Galois LFSR 220。在PNS-生成器220中，伪噪声序列(PNS)的输出值被本发明的屏蔽装置所修改，以便提供与PNS序列的不同位置相对应的输出值，从而可以用相同的值来扩展信息信号和解扩信息信号。
本发明详细展示了优选的实施方案，以使得本领域的技术人员可实施和利用本发明，并且理解实现本发明的预期的最好的方式。本领域的技术人员可以修改或补充这些实施方案，或者提出其它实施方案而不会背离本发明的精神。本发明的实施方案本发明的实施方案的系统，其中输出设备把处理的值存储在存储器中，存储器可选自下面所列寄存器、D触发器、以及字存储器。
本发明的实施方案的系统，其中逆向处理在单个操作中立即进行。
本发明的实施方案的系统，其中先前的输出与新的输出同时产生。
本发明的实施方案的移位寄存器，其中初始化装置(135)从下面所列中选取带有预定初始值的寄存器；有选择地把置位或是复位线连接到D触发器；向每个寄存器提供数据线以便把初始值设成任何计算过的值。
本发明的实施方案的移位寄存器，其中模-2加法器(160-167)是XOR门。
本发明的实施方案的移位寄存器，其中寄存器是D触发器。
本发明的实施方案的移位寄存器，其中本原多项式的系数决定着哪一对寄存器之间有模-2加法器，以及寄存器和屏蔽开关之间的连接网络。
本发明的实施方案的移位寄存器，其中本原多项式的系数决定着寄存器的初始值。
本发明的实施方案的发射机，其中媒体由以下所列中选取在发射机的媒体驱动器中的计算机媒体，连接到发射机的宽带网络，以及无线电波传输经过的天线和开放空间。
本发明的实施方案的发射机，其中微控制器包括处理器(201)、存储器(203)、以及与总线(204)相连的时钟(202)。
因此，本发明的范围仅仅由以下权利要求来限定。
权利要求
1.一个递归系统，其输出取决于多个先前的输出输出设备(101-138)，用于处理先前的输出以获取跟先前的输出不同的处理过的值，存储处理过的值，根据经处理的存储的值确定新的输出，并且提供新的输出；以及逆设备(221-237)逆处理经处理的存储的值以获取先前的输出，并且提供先前的输出。
2.权利要求1的系统，其中系统还进一步包括用于处理由逆设备提供的先前的输出以获取不同的第二个输出的设备(161-198)。
3.权利要求1的系统，其中系统进一步包括用于至少在系统起动时初始化所存储的值的设备(206，207，135)。
4.权利要求1的系统，其中初始化设备包括一个微计算机(200)，它具有一个处理器(201)、存储器(203)和时钟(202)，它们通过一根总线(204)而互接，并且连到一个电源上，存储器包含用于初始化存储值的计算机程序(207)。
5.权利要求1的系统，其中新输出的确定取决于先前的输出和经处理的值。
6.权利要求1的系统，其中输出设备进一步根据先前的输出来处理已处理过的值以便获取进一步处理的值，并且存储这进一步处理的值；新的输出取决于这进一步的处理值；并且逆处理包括逆处理己处理过的值和进一步处理的值来获取先前的输出。
7.一个屏蔽的Galois线性反馈移位寄存器，包括在一个电路环路中的二进制寄存器序列(101-108)，其每一个后续寄存器的数值输入端被连接到前一个寄存器的输出端，最后的寄存器(108)的输出端连接到第一个寄存器(101)的输入端；插在寄存器序列的各个相应的邻接的寄存器对之间的一个或更多个模-2加法器(115-117)，每个加法器具有连接到寄存器对的前一个相应的寄存器的输出端上的第一个输入端以及连接到后一个相应的寄存器的数值输入端上的输出端，并且每个加法器具有连接到寄存器序列的最后的寄存器(108)的输出端的第二个输入端；时钟信号线(130)，连接到寄存器序列的每个寄存器(101-108)的时钟输入端上，从而当时钟信号经过时钟信号线传送时，每个寄存器开始输出在那时在该寄存器的数值输入端上正在接收的值，并且继续输出那个值直到下一个时钟信号来到而不管该输入端值的任何后续变化；设备(135)，用于至少在Galois线性反馈移位寄存器启动时初始化每个寄存器的值以提供一个初始值；模-2加法器序列(160-167)，该加法器序列中每一个后续加法器的第一个输入端被连接到该加法器序列的前一个加法器的一个输出端；多个屏蔽开关(171-178)，包括第一个屏蔽开关(179)，它的一个输出端被连接到加法器序列的第一个加法器的第一个输入端，以及还包括各个后续屏蔽开关，它们的输出端连接到加法器序列中的加法器的各个相应的第二个输入端；每个屏蔽开关的各个相应的屏蔽值输入线(191-198)，用于根据选择的屏蔽值设置屏蔽开关的值；设在寄存器(101-108)的输入端或输出端和每一个屏蔽开关(191-198)之间的连接网络(221-237)，其每个网络从下列选出在寄存器的输入端或输出端与各个相应的屏蔽开关的输入端之间的连接；以及在多个寄存器的输入端或输出端与一个模-2加法器的输入端之间的连接、和在加法器的输出端与相应的屏蔽开关之间的连接；以及输出端子(199)，它被连接到加法器序列的最后一个模-2加法器(167)的输出端上。
8.一个发射机，包括信息信号的输入端(301)；电源(205)；连接到电源上的微控制器(200)；在电路环路中的二进制寄存器序列(101-108)，其每一个后续寄存器的数值输入端连接到前一个寄存器的输出端上，最后一个寄存器(108)的输出端连接到寄存器序列的第一个寄存器(101)的输入端上；插在寄存器序列的各个相应的相邻的寄存器对之间的一个或多个模-2加法器(115-117)，每个加法器的第一个输入端被连接到前一个寄存器的输出端上并且其一个输出端连接到寄存器对的后续寄存器的输入端上，以及每个加法器的第二个输入端连接到寄存器序列的最后一个寄存器(108)的输出端上；时钟信号线(130)，连接到寄存器序列的每个寄存器的时钟输入端上，从而当时钟信号通过时钟信号线传输到时，每个寄存器开始输出在那时在该寄存器的数值输入端上正在接收的值，并且继续输出那个值直到第二个时钟信号到达而不管该输入端值的任何后续改变；设备(135)，用于在Galois线性反馈移位寄存器启动时初始化每个寄存器的值以产生一个初始值；模-2加法器(160-167)序列，该加法器序列中每个后续加法器的第一个输入端被连接到该加法器序列的前一个加法器的输出端上；多个屏蔽开关(171-178)，包括第一个屏蔽开关(179)，它的一个输出端被连接到加法器序列的第一个加法器的第一个输入端上，以及还包括各个后续屏蔽开关，它们的输出端连接到加法器序列中的加法器的各个相应的第二个输入端上；相应的屏蔽值输入线(191-198)，用于根据由微控制器自动挑选的屏蔽值为每个屏蔽开关设置屏蔽开关值；设在寄存器(101-108)的输入端或输出端和每个屏蔽开关(191-198)之间的连接网络(121-137)，其每个连接网络由下列中选出在寄存器的输入或输出端与各个相应的屏蔽开关的输入端之间的连接；以及在多个寄存器的输入端或输出端与模-2加法器的相应的输入端之间的连接、以及在加法器的输出端和相应的屏蔽开关之间的连接；一个扩展器(303)，用于根据加法器序列的最后一个模-2加法器的输出值扩展信息信号；以及发射装置(304)，用于把扩展信息信号传送到传播媒体(305)。
9.一个接收机，包括接收设备(321)，用于接收来自传播媒体(305)的扩展信息信号；一个电源(205)；一个微控制器(200)，连接到电源上；在电路环路中的二进制寄存器(101-108)序列，其每个后续寄存器的数值输入端连接到前一个寄存器的输出端，最后一个寄存器(108)的输出端连接到寄存器序列的第一个寄存器(101)的输入端上；插在寄存器序列的各个相应的相邻的后续寄存器对之间的一个或多个模-2加法器(115-117)，每个加法器的第一个输入端被连接到前一个加法器的输出端上并且其一个输出端连接到寄存器对的后续寄存器输入端上，以及每个加法器的第二个输入端连接到寄存器序列的最后的寄存器(108)的输出端上；时钟信号线(130)，连接到寄存器序列的每个寄存器(101-108)的时钟输入端上，从而当时钟信号经过时钟信号线传送到时，每个寄存器开始输出在那时在该寄存器的数值输入端上正在接收的值，并且继续输入那个值直到下一个时钟信号到达而不管该输入端的任何后来的改变；设备(135)，用于在Galois线性反馈移位寄存器启动时初始化每个寄存器的值以产生初始值；模-2加法器(160-167)序列，该加法器序列中的每个后续加法器的第一个输入端被连接到该加法器序列中的前一个加法器的输出端；多个屏蔽开关(171-178)，包括第一个屏蔽开关，它的一个输出端被连接到加法器序列的第一个加法器的第一个输入端上，以及还包括各个后续的屏蔽开关，它们的输出端连接到加法器序列中的加法器的各个相应的第二个端上；相应的屏蔽值输入线(191-198)，用于根据由微控制器自动选择的屏蔽值为每个屏蔽开关设置屏蔽开关的值；设在寄存器(101-108)的输入端或输出端与每个屏蔽开关(191-198)之间连接网络(121-137)，其每个连接网络由下列中选出在寄存器的输入或输出端与各个相应的屏蔽开关的输入端之间的连接；以及在多个寄存器的输入端或输出端与模-2加法器的相应的输入端之间的连接、和在加法器的输出端与相应的屏蔽开关之间的连接；一个解扩器(322)，用于根据加法器序列的最后一个模-2加法器的输出值对扩展信息信号进行解扩以产生恢复的信息信号；以及用于提供恢复信息信号的输出端(324)。
10.一种运行递归系统的方法，其输出依赖于多个先前的输出处理多个先前的输出以获取处理过的值；存储处理过的值；根据处理过的值确定新的输出；并且逆处理所述处理过的值以获取先前的输出。
全文摘要
m－序列是扩谱系统用于产生PN码的基本序列。当收到信号时移动单元必须能灵活的在m序列中跳转以便于发现所传输信号的m－序列，这样移动单元就能同步。跳转是通过为一个线性反馈移位寄存器(LFSR)附加一个屏蔽装置来完成的。一种用于产生m－序列的特别的LSFR是Galois LFSR。当把屏蔽装置附加到Galois LFSR时，会产生一个问题，这是因为当跳到一个不同的m－序列时，首先输出的序列成分可能不是一个m－序列(换句话说，跳转破坏了输出结果)。本发明提供了用于Galois LFSR的级联的屏蔽装置电路，它可以防止在跳转期间破坏m－序列。一个独立的屏蔽装置的另外一个实施方案也被揭示。
文档编号H04J13/00GK1451206SQ00806831
公开日2003年10月22日 申请日期2000年12月22日 优先权日1999年12月29日
发明者D·J·格林霍 申请人:皇家菲利浦电子有限公司