一种用于变系数乘法器的并行伪csd编码器的制造方法
【技术领域】
[0001] 本发明涉及集成电路技术领域，特别涉及一种用于变系数乘法器的并行伪CSD编 码器。
【背景技术】
[0002] 变系数乘法器是数字集成电路中一种非常重要的基本单元。在数字系统设计中， 乘法器的参数很大程度上影响着整个数字系统的参数性能。在二进制乘法中，系数的每一 位非零位会产生一个部分积，再将所有的部分积用加法器进行累加，从而得到最终的结果。 一般来说，乘法器都会采用编码器对系数进行编码，从而减少系数中非零位的数量来减少 部分积的产生，进而减少加法器的数量，达到减小功耗和面积、提升乘法器的速度的目的。 其中CSD (Canonical Signed Digit)编码器作为一种冗余带符号数算法应用于变系数乘法 中的重要编码方式，其特点在于将乘法系数中非零位的数量减少到最小，并且满足任何两 个非零数不相邻，从而减少由非零位运算带来的部分积数量，进而减少乘法运算中所需的 加法器数量，简化了整个乘法运算。CSD编码器接收来自外部的二进制系数输入，经过编码 后成为CSD编码，再输出到变系数乘法器的系数输入端，如图1所示。
[0003] 作为变系数乘法器的前置结构，CSD编码器的延迟时间是其关键指标，它主要用来 反映完成二进制数到CSD编码的转换速度，直接反映CSD编码器的数据吞吐能力，进而反映 了乘法器的工作速度和数据吞吐能力。因此，在追求高速高性能的算术逻辑电路中，编码速 度占据重要的作用。
[0004] 传统的CSD编码器的基本结构如图2所示，每一位编码结构由同或门XN0R、或非 门N0R、与门AND构成；其中第i位的同或门XN0R的输入为二进制数第i位h与第i-1位 bn，输出Xi作为或非门NOR的输入，或非门NOR的另一个输入来自前级的进位逻辑p i，输出 叫作为与门AND的输入，同时也作为CSD编码的幅值位d ^和进位逻辑p i+1，与门AND的另 一个输入来自当前位的高一位bi+1，输出作为CSD编码的符号位d i;s。
[0005] 传统的CSD编码器的运算逻辑如下：
【主权项】
1. 一种用于变系数乘法器的并行伪CSD编码器，包括运算逻辑电路和输出逻辑电路； 所述运算逻辑电路的输入端接外部输入数据，其输出端接运算逻辑电路的第一输入端；所 述输出逻辑电路的第二输入端接外部输入数据，其输出端接后级乘法器的系数输入端； 所述运算逻辑电路用于接收固定字长的外部数据，所述外部数据为二进制数据，分别 根据二进制数据的每一位及该位数据的前一位和后一位，通过并行运算得到共享数据，将 共享数据输入到输出逻辑电路； 所述输出逻辑电路接收共享数据和外部数据，分别根据共享数据的每一位W及该位数 据的前一位和后一位，通过并行运算得到伪CSD编码的符号位；同时分别根据外部数据的 每一位和该位数据的前一位，W及共享数据的每一位和该位数据的后=位，通过并行运算 得到伪CSD编码的幅值位； 所述运算逻辑电路由第一与非口 NAND1、第二与非口 NAND2、第S与非口 NAND3、第四与 非口 NAND4、第五与非口 NAND5、第六与非口 NAND6、第一反相器INV1和第二反相器INV2构 成； 设外部输入的二进制数据为6位，分别为第一位数bl、第二位数b2、第=位数b3、第四 位数b4、第五位数b5和第六位数b6 ;则第一与非口 NAND1的一个输入端接第一位数bl，其 另一个输入端接第二位数b2 ;第二与非口 NAND2的一个输入端接第二位数b2,其另一个输 入端接第=位数b3 ;第=与非口 NAND3的一个输入端接第二位数b2,其另一个输入端接第 一反相器INV1的输出端；第一反相器INV1的输入端接第S位数b3 ;第四与非口 NAND4的 一个输入端接第S位数b3,其另一个输入端接第二反相器INV2的输出端；INV2的输入端接 第四位数b4 ;第五与非口 NAND5的一个输入端接第四位数b4,其另一个输入端接第五位数 b5 ;第六与非口的一个输入端接第五位数b5,其另一个输入端接第六位数b6 ; 所述输出逻辑电路由或非口 NOR、第^;：与非口 NAND7、第八与非口 NAND8、第九与非口 NAND9、第十与非口 NAND10、第S反相器INV3、第四反相器INV4和第五反相器INV5构成；其 中，或非口 NOR的一个输入端接第一与非口 NAND1的输出端，其另一个输入端接第S与非口 NAND3的输出端，其输出端接第五反相器INV5的输入端；第五反相器INV5的输出端接第九 与非口 NAND9的一个输入端；第九与非口 NAND9的另一个输入端接第二与非口 NAND2的输 出端，其输出端为伪CSD编码的符号位；第走与非口 NAND7的一个输入端接第=位数b3,其 另一个输入端接第四反相器INV4的输出端，其输出端接第八与非口 NAND8的一个输入端； 第四反相器INV4的输入端接第六与非口 NAND6的输出端；第八与非口 NAND8的另一个输入 端接第S反相器INV3的输出端；第S反相器INV3的输入端接第四与非口 NAND4的输出端， 其输出端接第十与非口 NAND10的一个输入端；第十与非口 NAND10的另一个输入端接第= 位数b3和第五与非口 NAND5的输出端，其输出端为伪CSD编码的幅值位。
【专利摘要】本发明涉及集成电路技术领域，特别涉及一种用于变系数乘法器的并行伪CSD编码器。本发明的并行伪CSD编码器，包括运算逻辑电路和输出逻辑电路；所述运算逻辑电路的输入端接外部输入数据，其输出端接运算逻辑电路的第一输入端；所述输出逻辑电路的第二输入端接外部输入数据，其输出端接后级乘法器的系数输入端。本发明的有益效果为，在保证伪CSD编码后的码制具有与传统CSD编码相同的非零位数量的同时，采用并行运算逻辑消除传统CSD编码过程中产生的进位传播逻辑，从而提高伪CSD编码器的运算速度，使其与所需编码的二进制数位长无关，属于一种固定延迟的编码电路，极大的提高伪CSD编码器的数据吞吐能力。本发明尤其适用于变系数乘法器的并行伪CSD编码器。
【IPC分类】G06F7-53
【公开号】CN104536719
【申请号】CN201410820171
【发明人】贺雅娟, 张子骥, 李金朋, 刘俐宏, 甄少伟, 罗萍, 张波
【申请人】电子科技大学
【公开日】2015年4月22日
【申请日】2014年12月25日