一种九分量混合信号发生器及九分量混合信号发生方法
【专利摘要】本发明公开了一种九分量混合信号发生器及九分量混合信号发生方法，混合信号包括1个直流分量，1个脉冲分量和7个正弦分量，每个分量的幅度、频率、脉宽、初始相位均可设置。波形发生电路由单片FPGA和模拟电路构成，模拟电路包括幅度变换、脉冲波变换、正弦波混合、全分量叠加四个环节；FPGA与模拟电路有15个逻辑信号连线；波形发生电路不使用存储器、DAC、模拟乘法器，电路硬件成本低。本发明允许4个外部信号输入，以增加分量总数；当多组模拟电路在单片大容量FPGA控制下并行工作时，本发明可升级为多路九分量混合信号发生器，通道间信号可以同步。
【专利说明】一种九分量混合信号发生器及九分量混合信号发生方法
[0001](一)【技术领域】
本发明涉及九分量混合信号发生器，混合信号包括I个直流分量、I个脉冲分量、7个正弦分量，特别涉及一种波形复杂、多分量独立叠加的低成本混合信号发生器。
[0002](二)【背景技术】
任意波发生器已其能产生复杂的波形在电子测试及激励模拟方面有着广泛的应用，已经成为一种基础电子测量仪器。任意波形发生器的波形发生电路包括三大部分:用于波形数据传输的外部接口电路(如USN、LAN等)，数字逻辑电路和模拟电路。数字逻辑电路由控制逻辑、波形存储器、相位累加器等单元组成DDS电路，以较高速率向模拟电路部分输出波形数据；模拟电路部分由波形变换DAC、幅度设置DAC、低通滤波器、乘法器等单元组成，DAC以相同速率接收数字电路部分输出的波形数据。
[0003]任意波形发生器的技术提升主要有三:一是波形变换DAC转换速率的提高及相关高速电路设计，二是波形存储容量的扩充，三是任意波形生成方法及波形数据传输。任意波形数据的来源主要有二: 一是直接采集的现实信号时间序列，二是复杂的时间函数等时间间隔抽样后的时间序列。
[0004]自然界的信号是复杂的，往往是多个来源的独立信号的混合；根据傅里叶变换原理，单个复杂的周期信号可以展开成多级正弦谐波之和。自然信号用电信号模拟时，往往还带有直流分量和脉动，因此用直流分量、多个脉冲分量和正弦分量的混合可以很好地模拟真实的自然信号。然而任意波形发生器在模拟多个分量混合形成的复杂波形时，无能是在操作便捷程度和波形真实程度上，都存在重大缺陷。
[0005]当混合信号的一个或多个参数需要改变时，将使任意波形数据全部变化。计算机首先要重新计算生成新的波形数据，然后通过外部接口将新的波形数据传送到任意波发生器，任意波发生器再将新的波形数据变换为复杂波形。每改变一次参数，就需要重复上述过程一次，操作繁琐，而且需要由计算机辅助，参数改变所需时间长；如果没有计算机辅助，混合信号参数改变几乎无法实现。
[0006]若干个独立分量形成的混合信号在时间上可视为一个随机信号。但是由于任意波发生器的波形存储器容量有限，其输出任意波形在时间上仍然是一个周期性信号，且复杂时间函数量化形成会产生截断误差。当任意波发生器长时间输出信号后，因其波形的周期性和截断误差的累计，与独立分量叠加的混合信号理想值相比，会产生失真，时间越长，失真越大。
[0007]用多台函数/任意波发生器输出信号叠加可以模拟所需的多分量混合信号。仪器的增多会带来诸多不便；每台仪器时基不同源，随时间增加也会造成叠加信号波形失真加大。
[0008](三)
【发明内容】
本发明的目的在于提供一种波形发生的数字电路部分无须使用存储器，只需使用单片FPGA ;模拟电路部分无须使用集成DAC和模拟乘法器，只需使用常用运算放大器、模拟多路开关，以及电阻、电容、电感元件，硬件成本低的九分量混合信号发生器。[0009]本发明的目的是这样实现的:它包括可编程逻辑器件和模拟电路单元，可编程逻辑器件内设置有微处理器接口单元、时钟发生电路单元、幅度控制逻辑单元、脉冲控制逻辑单元和7个相频控制逻辑单元，微处理器接口单元连接时钟发生电路单元，微处理器接口单元、时钟发生电路单元分别连接幅度控制逻辑单元、脉冲控制逻辑单元和7个相频控制逻辑单元，时钟发生电路单元、幅度控制逻辑单元、脉冲控制逻辑单元和7个相频控制逻辑单元分别连接模拟电路单元。
[0010]本发明还有这样一些技术特征:
1、所述的时钟发生电路单元包括数字锁相环倍频单元、偶数分频单元和计数器分频单元，外部晶振连接数字锁相环倍频单元，数字锁相环倍频单元分别连接偶数分频单元和计数器分频单元，偶数分频单元和计数器分频单元分别连接幅度控制逻辑单元、脉冲控制逻辑单元和7个相频控制逻辑单元，偶数分频单元连接模拟电路单元；
2、所述的幅度控制逻辑单元包括九分量幅度参数设置电路、4选I总线数据开关和数据比较器，微处理器接口单元连接幅度参数设置电路，幅度参数设置电路连接4选I总线数据开关，4选I总线数据开关连接数据比较器，计数器分频单元分别连接4选I总线数据开关和数据比较器，数据比较器连接模拟电路单元；
3、所述的脉冲控制逻辑电路包括脉冲参数锁存器、脉冲逻辑数控振荡器、脉冲逻辑相位加法器和数据比较器，数字锁相环倍频单元连接脉冲逻辑数控振荡器，脉冲逻辑数控振荡器连接脉冲逻辑相位加法器，脉冲逻辑相位加法器连接数据比较器，数据比较器连接模拟电路单元；
4、所述的相频控制逻辑单元包括相频参数锁存器、相频逻辑数控振荡器和相频逻辑相位加法器，数字锁相环倍频单元连接相频逻辑数控振荡器，相频逻辑数控振荡器连接相频逻辑相位加法器，相频逻辑相位加法器连接模拟电路单元；
5、所述的模拟电路单元包括依次连接的分量幅度变换单元、脉冲波变换单元、正弦分量混合单元和全分量叠加单元；分量幅度变换单元包括第一个二选一模拟开关、第一个有源低通滤波器、第二个二选一模拟开关、第二个有源低通滤波器、第三个二选一模拟开关、第三个有源低通滤波器、双四选一模拟开关和采样保持器，幅度控制逻辑单元的数据比较器分别连接第一个二选一模拟开关、第二个二选一模拟开关和第三个二选一模拟开关，第一个二选一模拟开关、第二个二选一模拟开关和第三个二选一模拟开关分别对应连接第一个有源低通滤波器、第二个有源低通滤波器和第三个有源低通滤波器，第一个有源低通滤波器连接全分量叠加单元，第二个有源低通滤波器和第三个有源低通滤波器连接双四选一模拟开关，双四选一模拟开关连接采样保持器；脉冲波变换单元包括脉冲波变换差动放大器和脉冲波变换二选一模拟开关，米样保持器连接脉冲波变换二选一模拟开关，脉冲波变换二选一模拟开关连接脉冲波变换差动放大器，脉冲控制逻辑单元和7个相频控制逻辑单元分别连接脉冲波变换二选一模拟开关；正弦分量混合包括依次连接的第一级加法器、第一级无源低通滤波及同相放大器、正弦分量二选一模拟开关、正弦分量差动放大器和第二级无源低通滤波器及同相放大器，脉冲波变换差动放大器连接第一级加法器和全分量叠加单元，第二级无源低通滤波及同相放大器连接全分量叠加单元。
[0011]本发明的另一目的在于克服现有技术的不足，提供一种九分量混合信号发生方法，混合信号由I个直流分量、I个脉冲分量、7个正弦分量构成，每个分量的幅度、频率、脉宽、初始相位均可独立设置，信号发生电路由模拟电路和单片FPGA构成，模拟电路中无须使用集成DAC和模拟乘法器，FPGA无须使用存储器资源。模拟电路可以分为幅度变换、脉冲波变换、正弦分量混合、全分量叠加四个环节。FPGA内置了微处理器接口单元、时钟发生电路、幅度控制逻辑单元、脉冲控制逻辑单元、7个相频控制逻辑单元。FPGA的型号可根据各分量的参数指标确定。相频控制逻辑和脉冲控制逻辑均需要使用带相位预置功能的数控振荡器，其工作原理在DDS波形合成技术中有详细论述，因而直接使用。
[0012]本发明九分量混合信号发生方法包括以下步骤:
(I)接口单元将来自微处理器串行总线转化为转换内部并行总线BUS，以设置所有分量参数；接口单元还引入来自微处理器的全局复位信号SRST。
[0013](2)时钟发生单元产生三种时钟信号:第一个是高频时钟信号Fsys，它是外部晶振时钟经数字锁相环倍频后产生，作为所有相频控制逻辑单元和脉冲控制逻辑单元的系统时钟；第二个是由Fsys经偶数分频后得到的基频方波信号FBAS，作为正弦分量混频变换时的差频时钟；第三个是Fsys经计数器分频后出来的时钟数组Fout [27..0],作为幅度控制逻辑单元的控制信号。
[0014](3)幅度控制逻辑单元输出I个频率固定、可预置脉宽的逻辑信号，表征直流分量的幅度PWMA ;输出2个频率固定、等时间间隔4个脉宽依次变化的逻辑信号PWMB和PWMC(表征I个脉冲分量和7个正弦分量的幅度);输出2个通道选择信号CH[1..0]和I个保持允许信号OUTE0 Fout [27..26]作为4个通道的选择信号控制CH[1..0]，Fout [25]为采样允许信号OUTE，Fout低位确定幅度逻辑信号的频率。
[0015]内部总线BUS设置9个幅度参数。Fout低位与直流分量幅度参数比较，数据比较器的输出(小于等于输逻辑关系)PWMA信号表征直流分量；通道选择信号CH[1..0]控制2个4选I总线数据开关，将2组表征各4个幅度数据分别变为2个可变数据流，Fout低位分别与2个可变数据流比较，2个数据比较器的输出(小于等于输逻辑关系)PWMB和PWMC信号频率固定、脉宽依次等时间间隔变化。
[0016](4)脉冲控制逻辑电路由数控振荡器、相位加法器、数据比较器等组成。数控振荡器工作时钟为Fsys,由SRST信号同步复位，设置参数为频率字、相位字、脉宽字；数控振荡器的高位输出与相位字相加；加法器的高位输出与脉宽字比较，数据比较器的小于等于输出即为所需的脉冲逻辑信号SWtl ;频率字、相位字、脉宽字由微处理器设置。
[0017](5) 7个相频控制逻辑单元电路结构完全相同，产生7个相频逻辑信号SW1 ~ 7。相频控制逻辑电路由数控振荡器、相位加法器等构成；数控振荡器工作时钟为Fsys,由SRST信号同步复位，设置参数为频率字；数控振荡器的高位输出与相位字相加，加法器最高位输出即为相频逻辑信号；频率字和相位字由微处理器设置。
[0018](6)模拟电路中，逻辑信号PWMA控制第一个二选一模拟开关的两个输入分别接正负基准，开关公共端信号接第一个有源低通滤波器，滤波器输出VDC表征了混合信号的直流分量；逻辑信号PWMB控制第二个二选一模拟开关的两个输入分别接正基准和地，开关公共端信号接第二个有源低通滤波器，该滤波器输出表征了混合信号的4个分量；逻辑信号PWMC控制第三个二选一模拟开关的良个输入分别接正基准和地，开关公共端信号接第三个有源低通滤波器，该滤波器输出也表征了混合信号的另4个分量。在通道选择信号CH[1..0]和导通使能信号OUTE控制下，双4选I模拟开关的2个公共端分别接第二个和第三个有源低通滤波器输出，模拟开关的8个输出分别接采样保持器(由电阻、电容及电压跟随器组成)，产生8个直流信号Vtl ~ 7。该部分模拟电路可以视为分量幅度变换环节。
[0019]8个二选一模拟开关的公共端分别接8个直流信号Vtl ~ 7，每个模拟开关的两个输出分别作为为每个差动放大器的两个输入，差动放大器的输出信号分别为AStl ~ 7,8个模拟开关的驱动信号分别为SWtl ~ 7。AS0表征混合信号的脉冲分量，AS1 ~ 7表征混合信号的7正弦分量。该部分电路可以视为脉冲波变换环节。
[0020]在本发明所述的模拟电路中，AS1 ~ 7经第一级加法器等权重相加，加法器权电阻采用一个8电阻集成的排阻，以确保等权重。叠加后的信号经第一级无源低通滤波器滤波、同相放大后送二选一模拟开关的公共端，基频方波信号FBAS控制该二选一模拟开关，该模拟开关的二个输出分别作为差动放大器的两个输入，差动放大器的输出经第二级无源低通滤波、同相放大后为SINS，SINS混合了所有正弦分量。该部分电路可以视为正弦分量混合环节。
[0021]在本发明所述的模拟电路中，第二级加法器有7个输入:1个为正弦分量的混合信号SINS，1个为脉冲分量AS0，1个为直流分量VDC，另外4个输入作为外部信号输入端以实现更多分量的叠加；该加法器的各输入等权重，加法器权电阻采用一个8电阻集成的排阻，以实现等权重，加法器的输出即为本发明所要发生的九分量混合信号SMIX。该部分模拟电路可视为全分量叠加环节。
[0022]在本发明所述的模拟电路中，为产生7正弦分量的混合信号，采用了 2级无源低通滤波器滤波。根据信号滤波理论可知:第一级滤波器滤波后的信号可以视为7个正弦分量叠加；各正弦分量的频率与其相频控制逻辑单元输出的相频信号同频，幅度比例变化，相移与由其自身频率及第一级滤波器参数决定；各正弦分量的高次谐波衰减很大，可以视为噪声。第二级滤波器滤波后的信号可以视为7个正弦分量频率变换后叠加；各正弦分量的频率为其相频控制逻辑单元输出的相频逻辑信号与基频方波FBAS的频率之差，各分量幅度比例变化，各分量相移与由其自身频率及两级无源低通滤波器参数决定。
[0023]当将本发明所述的产生九分量混合信号的模拟电路视为一个混合信号模拟变换单元时，可以使多个混合信号模拟变换单元在单片FPGA及微处理器支持下并行工作，成为多通道九分量混合信号发生器。各通道的所有分量均由SRST同步而且采用相同的系统时钟，可实现多通道混合信号同步。此时，通道的正弦分量可以通过外部输入端继续叠加，最多可以达到35个正弦分量。
[0024]通过对模拟电路分析可以发现，直流分量、脉冲分量、正弦分量的幅度增益不同，各正弦分量的幅频特性和相频特性一致。因此需要校准的参数包括:直流分量增益、脉冲分量增益、正弦分量增益、正弦分量的幅频特性、正弦分量的相频特性。校准过程如下:
直流分量的幅度增益校准过程如下:通过微处理器设置所有分量的幅度为零、各正弦分量频率为上限，脉冲分量频率为O ;改变直流分量幅度码值，用数字万用表测混合信号输出的直流电压值，经换算可以确定直流分量的增益系数。
[0025]正弦分量的幅度增益校准过程如下:通过微处理器所有分量的幅度为零、各正弦分量频率为上限，脉冲分量频率为O ;改变第7通道的幅度码值，Sff7的频率为基频方波FBAS频率加IkHz ;用数字万用表测混合信号输出的交流电压值，经换算可以确定交流分量的增益系数。[0026]正弦分量的幅频特性校准过程如下:通过微处理器所有分量的幅度为零、正弦分量频率为上限，脉冲分量频率为0，第7通道的幅度为满度；不断改变的SW7频率值，Sff7的频率在基频方波FBAS频率基础上以特定步进值(如IkHz)递增，用示波器测量混合信号输出的在不同频率时的交流电压值，经换算可以确定正弦信号的幅频特性。
[0027]正弦分量的相频特性校准过程如下:通过微处理器所有分量的幅度为零、SW1 ~ 5的频率为上限，脉冲分量频率为0，第7通道的幅度为满度，Sffr 7的初始相位为O。Sff7的频率为基频方波FBAS频率基础上以特定步进值(如IkHz)递增，SW6的频率为SW7的频率减去基频方波FBAS的频率，每设置一次SW7的频率，SRST同步一次，用示波器测量混合信号输出和SW6在不同频率条件下的相位差(两者同频)，以此确定正弦分量的相频特性。
[0028]本发明的优势还在于:波形发生的数字电路部分无须使用存储器，只需使用单片FPGA ;模拟电路部分无须使用集成DAC和模拟乘法器，只需使用常用运算放大器、模拟多路开关，以及电阻、电容、电感元件，因此本发明所述的九分量混合信号发生器硬件成本低。
[0029](四)【专利附图】
【附图说明】
图1为实施本发明的九分量混合信号发生器总体框图。
[0030]图2是图1中单片FPGA内置的幅度控制逻辑单元原理框图。
[0031]图3是图1中单片FPGA内置的脉冲控制逻辑单元原理框图。
[0032]图4是图1中单片FPGA内置的相频控制逻辑单元原理框图。
[0033]图5是图1模拟电路中的幅度变换和脉冲波变换环节原理框图。
[0034]图6是图1模拟电路中的正弦分量混合和全分量叠加环节原理框图。
[0035]图7是双路九分量混合信号发生器总体框图。
[0036](五)【具体实施方式】
下面结合附图介绍本发明的两种较佳实施方式。
[0037]实施例一:
结合图1，为本发明的第一种较佳实施方式，混合信号由I个直流分量、I个脉冲分量、7个正弦分量叠加而成，共9个分量，其波形发生电路由单片EP2C5T144和模拟电路组成。在FPGA中，微处理器通过接口电路设置所有分量参数并提供全局同步信号SRST。晶振时钟经数字锁相环倍频后输出高频系统时钟FsyS，FSyS通常为280MHz，为脉冲控制逻辑单元和相频控制控制逻辑单元提供同一系统时钟；Fsys经偶数分频后产生140kHz的基频方波信号FBAS，作为模拟电路中正弦分量混合所需的差频信号；Fsys经28Bit 二进制计数器分频后出来的时钟数组Fout [27..0]，作为幅度控制逻辑单元的控制信号。
[0038]图2为图1中的幅度控制逻辑单元结构示意图，其电路工作原理如下:时钟数组Fout[15..0]与16Bit直流幅度字比较，16Bit的数据比较器小于等于输出即为PWMA，用于表征直流幅度。时钟数组Fout [27..26]控制2个数据宽度为16Bit的4选I数据开关，将表征一个脉冲分量幅度和7个正弦分量幅度的8个16Bit数据变为2个16Bit的可变数据流；时钟数组Fout [15..0]分别与2个16Bit的可变数据流比较，2个16it的数据比较器小于等于输出即为PWMB、PWMC, PWMB和PWMC的频率固定、脉宽等时间间隔依次变化；Fout [27..26]输出作为通道选择信号CH[1..0], Fout [25]输出作为采样允许OUTE信号。
[0039]图3为图1中的脉冲控制逻辑单元结构示意图，其电路工作原理如下:参数设置电路设置40Bit频率字、12Bit的相位字和IOBit的脉宽字；40Bit的频率字作为数控振荡器输入，其工作时钟为Fsys，由SRST信号同步复位；数控振荡器的高12Bit输出与12Bit相位字相加；加法器的高IOBit与IOBit的脉宽比较，比较器的小于等于输出即为脉冲逻辑信号Sff0 ；Sff0正常工作频率范围为O~100kHz、频率分辨力优于ImHz、初始相位分辨率优于0.1度、脉宽分辨率优于0.1%。
[0040]图4为图1中的单个相频控制逻辑单元电路结构示意图，FPGA中共有7个相频控制逻辑单元。相频控制逻辑单元电路工作原理如下:参数设置电路设置40Bit频率字、12Bit的相位字；40Bit的频率字作为数控振荡器输入，其工作时钟为Fsys，由SRST信号同步复位；数控振荡器的高12Bit输出与12Bit相位字相加；加法器最高位输出即为相频逻辑信号。7个相频控制逻辑单元的输出SW1^工作频率范围为140kHz~240kHz、频率分辨力优于ImHz、初始相位分辨率优于0.1度。
[0041]图5是图1模拟电路中的幅度变换和脉冲波变换环节原理框图，图6是图1模拟电路中的正弦分量混合和全分量叠加环节原理框图，四个环节电路的工作原理
【发明内容】
部分已经详细论述。第一级9阶无源椭圆滤波器通带频率为150kHz，第二级9阶无源椭圆滤波器通带频率为110kHz。模拟电路部分使用芯片有4片三路二选一模拟开关(如74HC4053)、I片双4选I模拟开关(如74HC4052)、5片四运放(如AD8513)，2个排阻(8个电阻集成封装)。
[0042]在上述九分量的混合信号发生器的实施方式中，需要对直流分量、脉冲分量、正弦分量增益校准，校准方法已经在发明部分详细论述。
[0043]实施例二:
结合图7，为本发明的第二种较佳实施方式，能产生双路混合信号。与图2相比，本图的单片FPGA中，幅度控制逻辑单元、脉冲控制逻辑单元、相频控制逻辑单元的数量均成倍增加，因此使用的逻辑资源几·乎翻倍，EP2C5T144还是可以实现。本图中的每个模拟电路与图2中的模拟电路完全相同。由于双路混合信号各分量均米用同一时钟Fsys和同一全局同步SRST，双路混合信号可以实现同步。其校准方法与单通道混合信号发生器所述校准方法基本一致。
[0044]以上所述的仅为本发明的具体实施例，并不用于限定本发明的保护范围，凡在本发明精神和原则之内的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种九分量混合信号发生器，其特征在于:它是由模拟电路和单片可编程逻辑器件构成，可编程逻辑器件内嵌有接口单元、时钟发生单元、幅度逻辑发生单元、脉冲逻辑发生单元、相频逻辑发生单元；接口电路连接微处理器，时钟发生单元连接外部输入时钟，接口电路分别连接幅度逻辑发生单元、脉冲逻辑发生单元和相频逻辑发生单元，时钟发生单元分别连接幅度逻辑发生单元、脉冲逻辑发生单元、相频逻辑发生单元和模拟电路；幅度逻辑发生单元包括幅度参数设置锁存器、4选I总线数据开关，脉冲逻辑发生单元包括脉冲参数设置锁存器、脉冲逻辑发生数控振荡器、脉冲逻辑发生相位加法器和数据比较器，时钟发生单元连接脉冲逻辑发生数控振荡器，脉冲逻辑发生数控振荡器连接脉冲逻辑发生相位加法器，脉冲逻辑发生相位加法器连接数据比较器，数据比较器连接模拟电路；相频逻辑发生单元包括相频参数锁存器、相频逻辑发生数控振荡器和相频逻辑发生相位加法器，时钟发生单元连接相频逻辑发生数控振荡器，相频逻辑发生数控振荡器连接相频逻辑发生相位加法器，相频逻辑发生相位加法器连接模拟电路。
2.根据权利要求1所述的一种九分量混合信号发生器，其特征在于:所述的时钟发生单元包括锁相环倍频单元和偶数分频单元，外部输入时钟连接锁相环倍频单元，锁相环倍频单元分别连接偶数分频单元、幅度逻辑发生单元、脉冲逻辑发生单元和相频逻辑发生单元，偶数分频单元连接模拟电路。
3.根据权利要求1所述的一种九分量混合信号发生器，其特征在于:所述的模拟电路包括幅度变换单元、脉冲波变换单元、正弦分量混合单元、全分量叠加单元四部分；幅度变换单元连接连接脉冲波变换单元，脉冲波变换单元和偶数分频单元连接正弦分量混合单元，正弦分量混合单元、幅度变换单元、脉冲波变换单元和外部输入连接全分量叠加单元，全分量叠加单元输出即为最终输出。
4.根据权利要求3所述的一种九分量混合信号发生器，其特征在于:所述的幅度变换单元包括第一级二选一模拟开关、第一级有源低通滤波器、第二级二选一模拟开关、第二级有源低通滤波器、第三级二选一模拟开关、第三级有源低通滤波器、双四选一模拟开关和采样保持器，幅度逻辑发生单元的数据比较器分别连接第一级二选一模拟开关、第二级二选一模拟开关和第三级 二选一模拟开关，第一级二选一模拟开关、第二级二选一模拟开关和第三级二选一模拟开关分别对应连接第一级有源低通滤波器、第二级有源低通滤波器和第三级有源低通滤波器，第一级有源低通滤波器连接全分量叠加单元，第二级有源低通滤波器和第三级有源低通滤波器连接双四选一模拟开关，双四选一模拟开关连接采样保持器。
5.根据权利要求3所述的一种九分量混合信号发生器，其特征在于:所述的脉冲波变换单元包括脉冲波变换差动放大器和脉冲波变换二选一模拟开关，采样保持器连接脉冲波变换二选一模拟开关，脉冲波变换二选一模拟开关连接脉冲波变换差动放大器，脉冲逻辑发生单元和7个相频逻辑发生单元分别连接脉冲波变换二选一模拟开关。
6.根据权利要求3所述的一种九分量混合信号发生器，其特征在于:所述的正弦分量混合单元包括依次连接的第一级加法器、第一级无源低通滤波及同相放大器、正弦分量二选一模拟开关、正弦分量差动放大器、第二级无源低通滤波器及同相放大器，脉冲波变换差动放大器连接第一级加法器和全分量叠加单元，第一级有源滤波器、第二级无源低通滤波及同相放大器、外部模拟输入连接全分量叠加单元。
7.根据权利要求1所述的一种九分量混合信号发生方法，其特征在于:混合信号由I个直流分量、I个脉冲分量、7个正弦分量组成，所有分量参数均独立设置；信号发生电路由单片FPGA和模拟电路组成，可编程逻辑器件内置了接口电路、时钟发生电路、幅度逻辑发生单元、脉冲逻辑发生单元以及7组相频逻辑发生单元，该方法步骤包括:(1)接口电路将微处理器的串行总线换成内部并行总线，以设置混合信号各正弦分量的频率字、相位字，设置脉冲分量的频率字、相位字、脉宽字及直流分量的幅度字，接口电路还从微处理器引入复位信号SRST ；(2)时钟发生单元产生三种时钟信号:第一个是高频时钟信号Fsys，它是外部晶振时钟经数字锁相环倍频后产生，作为所有相频逻辑发生单元和脉冲逻辑发生单元的系统时钟；第二个是由Fsys经偶数分频后得到的基频方波信号FBAS，作为正弦分量混频变换时的差频时钟；第三个是Fsys经计数器分频后出来的时钟数组Fout [27..0]，作为幅度逻辑发生单元的控制信号；(3)幅度逻辑发生单元输出I个频率固定、可预置脉宽的逻辑信号，表征直流分量的幅度PWMA ;输出2个频率固定、等时间间隔4个脉宽依次变化的逻辑信号PWMB和PWMC (表征I个脉冲分量和7个正弦分量的幅度)；输出2个通道选择信号CH[1..0]和I个保持允许信号CH[2] ；Fout[27..26]作为4个通道的选择信号控制CH[1..0]，Fout [25]为采样允许信号CH[2]，Fout低位确定幅度逻辑信号的频率；(4)脉冲逻辑发生单元产生脉冲控制信号SWtl，在脉冲逻辑发生单元中，设置参数为频率字、相位字、脉宽字，工作时钟为Fsys，复位由SRST实现，数控振荡器的高位输出与相位字相加；加法器的高位输出与脉宽字比较，数据比较器的小于等于输出即为所需的脉冲逻辑信号SWtl ；(5)7个相频逻辑发生单元产生相频控制信号SW1 ~ 7，7个相频逻辑发生单元电路结构完全相同；在每个相频逻辑发生 单元中，带相位预置功能的相频逻辑发生数控振荡器的设置参数为频率字和相位字，工作时钟为Fsys，复位由SRST实现，相频逻辑发生数控振荡器的最高位输出即是相频控制信号，对应的正弦分量频率为该相频控制信号与基频方波信号FBAS频率之差；(6)模拟电路包括幅度变换单元、脉冲变换单元、正弦分量混合单元和全分量叠加单元，受FPGA控制；幅度变换单元在？?64输出的？戰^、？￥18、？￥1(:、01[2:0]控制下经过二选一模拟开关、有源低通滤波、四选一模拟开关，采样保持器得到表征全部9个分量幅度的直流电压；脉冲变换单元在FPGA输出的SWtl ~ 7控制下分别经8组二选一模拟开关和差动放大器变换得到表征I个脉冲分量和7个正弦分量的幅度、频率、相位的脉冲信号AStl ~ 7，正弦分量混合单元将7个脉冲信号经等权重叠加、低通滤波和同相放大后，在FPGA输出的FBAS控制下经二选一开关变换、低通滤波、同相放大得到7个正弦分量的混合信号；全分量叠加单元将直流信号、脉冲信号、正弦分量混合信号及4个外部输入信号叠加得到全分量信号SMIX ；(7)当多个模拟电路在单片FPGA及微处理器支持下并行工作时，即升级成为多通道多分量混合信号发生器，且可实现多通道混合信号同步，通道的正弦分量可以通过外部输入端继续叠加，最多可以达到35个正弦分量。
【文档编号】H03K3/02GK103595373SQ201310628670
【公开日】2014年2月19日 申请日期:2013年12月2日 优先权日:2013年12月2日
【发明者】童子权, 任丽军, 于晓洋, 姜月明, 马艳艳, 孙连义 申请人:哈尔滨理工大学