位写入到奇偶校验库中。在此实例中，数据切片是在位时间在一起的四个库230。对于此实例来说，所述程序可视为将六十四个字节切割成四个库。数据切片有效地构成奇偶校验方程式，使得在第一位时间，四个库及其奇偶校验形成一数据切片。四个数据切片及所述奇偶校验库可用于响应于读取请求而重新构造数据。
[0026]在图1中，条带240展示为沿着在方向Y上的线从裸片的一端到相对端包含每一库230的瓦片212C。然而，条带240可由多个库230的若干部分形成，其中所述部分可分布于一裸片上的各个位置处及/或各种裸片上。因此，条带240可为由经选择以存储数据的库界定的虚拟条带。奇偶校验库可安置为堆叠的库中的一者，使得条带240包含所述奇偶校验库的一部分。所述奇偶校验库操作地将对应于用户数据及/或第一级错误校正数据的奇偶校验数据存储于条带中。如图2中所示，条带240包含用于用户数据及/或第一级错误校正数据的三个库以及一个奇偶校验库。在用于用户数据及/或第一级错误校正数据的四个库沿着方向Y上的线的情况下，条带240包含是未沿着方向Y上的线从裸片的一端到相对端安置(且未展示于图2中)的库的奇偶校验库。或者，所述奇偶校验库可为在堆叠200的前端处的库230，其中用于用户数据及/或第一级错误校正数据的库中的一者并未与用户数据及/或第一级错误校正数据的其它三个库一起沿着方向Y上的线。可在逻辑裸片202中控制对将库分配给条带的管理。在逻辑裸片202中对此分配的控制允许相对于用户实体(例如主机处理器)的透明存储器库操作，且允许实施存储器装置100与主机处理器的标准化接口。
[0027]可在将用户数据及/或第一级错误校正数据写入到堆叠200中时将奇偶校验数据写入到奇偶校验库中。所述奇偶校验库及每一数据库可具有相同数目个字节。指派给数据存储的库230的数目连同奇偶校验库的配置可由用户实体(例如图1的主机处理器114)编程。存储器装置100可实施多个条带化方案。举例来说，堆叠200可包含经布置以使每存储器裸片具有三个条带的十六个库。或者，堆叠200可包含经布置以使每存储器裸片具有四个条带的十六个库。对每裸片的条带数目或每条带的数据库数目的选择为若干个可编程特征中的一者。所述可编程特征可包含关于到存储器装置100的数据传送大小的选择。举例来说，用户实体可将传送设定为每传送六十四个字节或256个字节。也可使用其它传送大小。所述选择可与特定主机系统或处理器正使用何种大小作为与存储器系统的传送大小相关。一旦用户实体识别了用于用户数据及/或第一级错误校正数据的库及用于奇偶校验数据的库，存储器装置100便针对正常存储器操作及错误校正控制堆叠200的库的操作。
[0028]可使用库230的各种布置。举例来说，可使用每一个奇偶校验库七个数据库来代替每一个奇偶校验库四个数据库。跨越多个库条带化用户数据及/或第一级错误校正数据提供针对多于一单位校正校正已失败数据的方法。然而，随着库数目的增加，存储器技术操作的效率可能降低。如果数据的传送包含更长数据传送，那么所述库更高效地操作。举例来说，将六十四个字节传送到一个库可能比六十四个字节中的八个字节中的每一者去往八个不同库中的一者的传送更高效。
[0029]在存储器装置100内的背景下，在图1中图解说明类似于来自图2的存储器库230的存储器库组102。存储器装置100还包含多个存储器库控制器(MVC) 104，例如MVC106。每一 MVC以一对一关系通信地耦合到对应存储器库(例如组102的存储器库110)。因此，每一 MVC能够独立于其它MVC与其相应存储器库之间的通信而与对应存储器库通信。
[0030]存储器装置100还包含多个可配置串行化通信链路接口(SCLI) 112。SCLI 112被划分成传出SCLI群组113及传入SCLI群组115，其中“传出”及“传入”方向是从处理器114的观点界定。多个SCLI 112中的每一 SCLI能够与其它SCLI同时操作。SCLI112共同地将多个MVC 104通信地耦合到一个或一个以上主机处理器114。因此，存储器装置100呈现通向主机处理器114的多链路高吞吐量接口。
[0031]存储器装置100还可包含开关116。在各种实施例中，开关116可包括也可称为交叉连接开关的矩阵开关。开关116通信地耦合到多个SCLI 112且耦合到多个MVC 104。开关116能够将每一 SCLI交叉连接到选定MVC。因此，主机处理器114可以大致同时方式跨越多个SCLI 112存取多个存储器库102。此架构可提供高处理器到存储器带宽操作以支持现代处理器技术，包含多核心技术。
[0032]存储器装置100还可包含耦合到开关116的存储器组构控制寄存器117。存储器组构控制寄存器117从配置源接受存储器组构配置参数并配置存储器装置100的一个或一个以上组件以根据可选择模式操作。举例来说，开关116以及多个存储器库102及多个MVC104中的每一者可经配置以响应于单独存储器请求而彼此独立地操作。此配置可因SCLI112与存储器库102之间的平行性而增强存储器系统带宽。
[0033]或者，存储器装置100可经由存储器组构控制寄存器117重新配置以致使多个存储器库102中的两者或两者以上的子组及对应MVC子组响应于单个请求而同步操作。后一配置可用于存取比与单个库相关联的数据字的宽度宽的数据字。此字在本文中称为宽数据字。此技术可降低读取操作中的等待时间。可通过将选定位型式加载到存储器组构控制寄存器117中来实现其它配置。
[0034]在一实例中，传出SCLI 113可包含多个传出差分对串行路径(DPSP) 128。DPSP128通信地耦合到主机处理器114且可操作以共同输送传出包。传出SCLI 113还可包含耦合到多个传出DPSP 128的解串行化器130。传出SCLI 113还可包含通信地耦合到解串行化器130的多路分用器138。在各种实施例中，DSPS、解串行化器及多路分用器的配置促进数据包及子包的高效传出传送。类似于传出SLCI，在各种实施例中，传入SCLI及DSPS、串行化器及多路复用器的类似配置促进数据包及子包的高效传入传送。
[0035]图3是根据各种实例性实施例的存储器库控制器106及相关联模块的框图。MVC106可包含可编程库控制逻辑(PVCL)组件310。PVCL 310将MVC 106介接到对应存储器库，例如存储器库110。PVCL 310产生与对应存储器库110相关联的一个或一个以上控制信号及/或定时信号。
[0036]PVCL 310可经配置以按选定配置或选定技术的存储器库110调适MVC 106。因此，举例来说，最初可使用当前可用DDR2DRAM来配置存储器装置100。随后可调适存储器装置100以通过将PVCL 310重新配置为包含DDR3组控制与定时逻辑来适应基于DDR3的存储器库技术。
[0037]MVC 106包含通信地耦合到PVCL 310的存储器定序器314。存储器定序器314基于用于实施相关联存储器库110的技术来执行一组存储器技术相依操作。举例来说，存储器定序器314可执行与对应存储器库110相关联的命令解码操作、存储器地址多路复用操作、存储器地址多路分用操作、存储器刷新操作、存储器库训练操作及/或存储器库预取操作。在各种实施例中，存储器定序器314可包括DRAM定序器。在各种实施例中，存储器刷新操作可始发于单独刷新控制器(未展示)中。
[0038]存储器定序器314可经配置以按选定配置或技术的存储器库110调适存储器装置100。举例来说，存储器定序器314可经配置以和与存储器装置100相关联的其它存储器定序器同步操作。此配置可用于响应于单个高速缓存线请求而将来自多个存储器库的宽数据字递送到与主机处理器114相关联的高速缓存线(未展示)。
[0039]MVC 106还可包含写入缓冲器316。写入缓冲器316可耦合到PVCL 310以缓冲从主机处理器114到达MVC 106的数据。MVC 106可进一步包含读取缓冲器317。读取缓冲器317可耦合到PVCL 310以缓冲从对应存储器库110到达MVC 106的数据。
[0040]MVC 106还可包含无序请求队列318。无序请求队列318建立从包含于存储器库110中的多个存储器组的读取操作及/或到所述多个存储器组的写入操作的有序序列。选择所述有序序列以避免对任一单个存储器组的顺序操作以便减少组冲突且降低读取到写入周转时间。
[0041]MVC 106还可包含存储器映射逻辑(MML)组件324。MML 324可管理若干个操作，例如使用TWI修复逻辑328的TWI修复操作以及其它修复操作。在一实例中，MML 324针对3D堆叠200的多个部分追踪多个错误数据。可使用MML 324追踪若干个不同部分。在