数。
[0044]作为本发明的一种优选的实施例，一第一类延迟单元11的输出节点连接下一个第一类延迟单元11的输入节点，最后一个第一类延迟单元11的输出节点反馈至第一个第一类延迟单元11的输入节点。
[0045]第一时钟信号产生电路I是一种自激振荡器，在接通电源电压VDD后，选通信号选通后便能自行产生一定频率的时钟信号，提供给设定的系统3。
[0046]参照图3，假定某一时刻T0，第一个第一类延迟单元Gl输入端由于某种原因产生微小的正跳变，则经过第一个第一类延迟单元Gl的传输延迟时间tpd之后，第一个第一类延迟单元Gl的输出端(即第二个第一类延迟单元G2的输入端)产生一幅度更大的负跳变，依次经过第二个第一类延迟单元G2的和第三个第一类延迟单元G3之后，得到一个更大的负跳变，并反馈至第一个第一类延迟单元Gl的输入端，如此周而复始，产生自激振荡，
[0047]振荡周期=单个第一类延迟单元的延迟时间X第一类延迟单元的个数X 2。
[0048]作为本发明的一种优选的实施例，还可以在其中两个第一类延迟单元之间加上阻容或感容组成的延迟网络来改变振荡周期。
[0049]作为本发明的一种优选的实施例，第二时钟信号产生电路2包括M级串联耦接的第二类延迟单元21，其中M为大于或等于3的正整数。
[0050]作为本发明的一种优选的实施例，参照图4、图5，每个第二类延迟单元21包括一同相输入节点、一反相输入节点、一差分放大器、一同相输出节点、一反相输出节点。第二类延迟单元21依次包括A1, A2,。。。Am 1； Am。
[0051]参照图4，其中，M取奇数时，一第二类延迟单元21的同相输出节点连接下一个第二类延迟单元21的反相输入节点，一第二类延迟单元21的反相输出节点连接下一个第二类延迟单元21的同相输入节点，最后一个第二类延迟单元21的同相输出节点反馈至第一个第二类延迟单元21的反相输入节点，最后一个第二类延迟单元21的反相输出节点反馈至第一个第二类延迟单元21的同相输入节点。
[0052]参照图5，其中，M取偶数时，一第二类延迟单元21的同相输出节点连接下一个第二类延迟单元21的反相输入节点，一第二类延迟单元21的反相输出节点连接下一个第二类延迟单元21的同相输入节点，
[0053]倒数第二个第二类延迟单元21的同相输出节点连接最后一个第二类延迟单元21的同相输入节点，倒数第二个第二类延迟单元21的反相输出节点连接最后一个第二类延迟单元21的反相输入节点，
[0054]最后一个第二类延迟单元21的同相输出节点反馈至第一个第二类延迟单元21的反相输入节点，最后一个第二类延迟单元21的反相输出节点反馈至第一个第二类延迟单元21的同相输入节点。图5的连接电路可以解决振荡电路处于锁定状态不能起振的风险。
[0055]本发明的第一时钟信号产生电路I和第二时钟信号产生电路2不限于以上的任意一种实现方式，只要可以实现本发明的发明目的，可以采用其他时钟信号产生电路代替。如米用RC振荡电路或石英晶体振荡电路实现。
[0056]以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
【主权项】
1.减小系统待机状态下时钟电流的控制系统，其特征在于， 包括， 第一时钟信号产生电路，用于产生第一组时钟信号； 第二时钟信号产生电路，用于产生第二组时钟信号，所述第一组时钟信号的时钟频率低于所述第二组时钟信号的时钟频率； 选通信号产生电路，用于产生选通信号，所述第一时钟信号产生电路与所述第二时钟信号产生电路在所述选通信号的作用下于设定的系统进入待机模式时向设定的系统提供所述第一组时钟信号，并于设定的系统于工作模式时向设定的系统提供所述第二组时钟信号。2.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第一时钟信号产生电路向设定的系统提供所述第一组时钟信号时所述第二时钟信号产生电路停止工作。3.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第二时钟信号产生电路向设定的系统提供所述第二组时钟信号时所述第一时钟信号产生电路停止工作。4.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第一时钟信号产生电路为用于产生单相位时钟信号的单相位时钟信号产生电路。5.根据权利要求1所述的减小系统待机下时钟电流的控制系统，其特征在于，所述第二时钟信号产生电路为用于产生多相位时钟信号的多相位时钟信号产生电路。6.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第一时钟信号产生电路包括N级串联耦接的第一类延迟单元，每个所述第一类延迟单元包括一输入节点、一反相器、一输出节点，其中N为大于或等于3的正整数。7.根据权利要求6所述的减小系统待机状态下时钟电流的控制系统，其特征在于，一所述第一类延迟单元的输出节点连接下一个所述第一类延迟单元的输入节点，最后一个第一类延迟单元的输出节点反馈至第一个第一类延迟单元的输入节点。8.根据权利要求1所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第二时钟信号产生电路包括M级串联耦接的第二类延迟单元，其中M为大于或等于3的正整数。9.根据权利要求8所述的减小系统待机状态下时钟电流的控制系统，其特征在于，所述第二类延迟单兀包括一同相输入节点、一反相输入节点、一差分放大器、一同相输出节点、一反相输出节点。10.根据权利要求9所述的减小系统待机状态下时钟电流的控制系统，其特征在于，M取奇数时，一所述第二类延迟单元的同相输出节点连接下一个所述第二类延迟单元的反相输入节点，一所述第二类延迟单元的反相输出节点连接下一个所述第二类延迟单元的同相输入节点，最后一个第二类延迟单元的同相输出节点反馈至第一个第二类延迟单元的反相输入节点，最后一个第二类延迟单元的反相输出节点反馈至第一个第二类延迟单元的同相输入节点。11.根据权利要求9所述的减小系统待机状态下时钟电流的控制系统，其特征在于，M取偶数时，一所述第二类延迟单元的同相输出节点连接下一个所述第二类延迟单元的反相输入节点，一所述第二类延迟单元的反相输出节点连接下一个所述第二类延迟单元的同相输入节点， 倒数第二个第二类延迟单元的同相输出节点连接最后一个第二类延迟单元的同相输入节点，倒数第二个第二类延迟单元的反相输出节点连接最后一个第二类延迟单元的反相输入节点， 最后一个第二类延迟单元的同相输出节点反馈至第一个第二类延迟单元的反相输入节点，最后一个第二类延迟单元的反相输出节点反馈至第一个第二类延迟单元的同相输入节点。12.根据权利要求1所述的减小系统待机下时钟电流的控制系统，其特征在于，所述设定的系统为电源转换器。
【专利摘要】本发明涉及电子技术领域，具体涉及一种控制系统。减小系统待机状态下时钟电流的控制系统，包括，第一时钟信号产生电路，用于产生第一组时钟信号；第二时钟信号产生电路，用于产生第二组时钟信号，第一组时钟信号的时钟频率低于第二组时钟信号的时钟频率；选通信号产生电路，用于产生选通信号，第一时钟信号产生电路与第二时钟信号产生电路在选通信号的作用下于设定的系统进入待机模式时向设定的系统提供第一组时钟信号，并于设定的系统于工作模式时向设定的系统提供第二组时钟信号。本发明设置一第一时钟信号产生电路，在不增加系统复杂度的情况下满足系统待机或低功耗状态下的时钟信号的需求，有效降低了系统的时钟静态电流，减少了系统的能耗。
【IPC分类】G06F1/32
【公开号】CN105094268
【申请号】CN201410156006
【发明人】樊茂
【申请人】展讯通信（上海）有限公司
【公开日】2015年11月25日
【申请日】2014年4月17日