一种自适应嵌入式处理器的制造方法
【技术领域】
[0001]本发明涉及处理器芯片设计领域，特别涉及一种自适应嵌入式处理器。
【背景技术】
[0002]在做芯片设计时，芯片是由各种IP(IP, Intellectual Property知识产权)集成而成，90%以上的芯片都要用到处理器IP来做整个芯片的控制或者运算，不同领域不同系列的芯片会采用不同类型的处理器IP，对处理器性能、功耗、所占面积都有不同的需求。就目前的系统级芯片(System on a Chip，S0C芯片)来看，处理器所占整个片上系统的40%面积，功耗占50%以上。因此，处理器所占芯片的成本和功耗与处理器有很大的关联性。芯片能否快速上市让芯片公司产生价值，处理器起着至关重要的作用。
[0003]—般芯片设计公司在设计多款不同系列的芯片时，不同系列的芯片采用不同的处理器IP让芯片发挥最佳的状态，从功耗和性能上达到最优，但是这样需要花费大量的资金购买多款不同的处理器IP，导致芯片制造成本急剧上升，很难赢得市场青睐。
[0004]如果不同系列芯片都采用同一处理器IP来实现，高端产品中可以采用多核技术来解决性能问题。如果设计低成本、低功耗的芯片时，同样采用高端产品中的处理器来用，芯片面积会过大，发热过高，很难与同类产品竞争。因此，如何使得处理器的设计解决上述问题，是本领域技术人员亟需解决的技术问题。
【发明内容】
[0005]本发明的目的是提供一种自适应嵌入式处理器，该处理器可以适应不同类型不同系列的芯片的需求，可以降低成本，减低功耗。
[0006]为解决上述技术问题，本发明提供一种自适应嵌入式处理器，包括:处理器模块，总线接口模块及可拆卸的非处理器模块；
[0007]其中，当所述自适应嵌入式处理器的数据处理规模达到预定阈值时，将所述非处理器模块安装在所述自适应嵌入式处理器中；所述处理器模块，所述非处理器模块及所述总线接口模块均通过指令总线和数据总线进行数据交互；
[0008]当所述自适应嵌入式处理器的数据处理规模未达到预定阈值时，将所述非处理器模块从所述自适应嵌入式处理器中拆卸掉；所述处理器模块及所述总线接口模块通过指令总线和数据总线进行数据交互。
[0009]其中，所述总线接口模块包括:
[0010]指令缓冲器单元、数据写缓冲器单元、接口单元。
[0011]其中，所述非处理器模块包括:
[0012]指令内存管理单元、指令高速缓存控制器单元、指令高速缓冲存储单元、数据内存管理单元、数据高速缓存控制器单元和数据高速缓冲存储单元。
[0013]其中，所述自适应嵌入式处理器的指令长度为16位和32位。
[0014]其中，所述接口单元采用AMBA-AXI标准接口和JTAG接口。
[0015]其中，所述自适应嵌入式处理器的地址空间划分为用户模式、第一核模式和第二核模式。
[0016]本发明所提供的自适应嵌入式处理器，包括:处理器模块，总线接口模块及可拆卸的非处理器模块；其中，当所述自适应嵌入式处理器的数据处理规模达到预定阈值时，将所述非处理器模块安装在所述自适应嵌入式处理器中；所述处理器模块，所述非处理器模块及所述总线接口模块均通过指令总线和数据总线进行数据交互；当所述自适应嵌入式处理器的数据处理规模未达到预定阈值时，将所述非处理器模块从所述自适应嵌入式处理器中拆卸掉；所述处理器模块及所述总线接口模块通过指令总线和数据总线进行数据交互。
[0017]本发明通过可拆卸的非处理器模块来适应不同类型不同系列的芯片的需求，可以降低成本，其中，非处理器模块由大量存储单元和控制逻辑所组成。因此，在设计高端片上系统(System-on-a-chip，S0C)产品时，可以采用多处理器构建来达到高性能、低功耗SOC即将非处理器模块安装在嵌入式处理器中；在设计低端芯片时，把处理器IP的非处理器模块裁掉，由处理器模块与总线接口模块通过指令总线和数据总线互联构建微处理器IP。由于非处理器模块由大量存储单元和控制逻辑所组成，所占整个处理器IP的60%以上的面积，裁掉NCORE模块就为处理器节省60%以上的面积和功耗。
【附图说明】
[0018]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0019]图1为本发明实施例所提供的具有非处理器模块的自适应嵌入式处理器的结构框图；
[0020]图2为本发明实施例所提供的不具有非处理器模块的自适应嵌入式处理器的结构框图；
[0021]图3为本发明实施例所提供的具有非处理器模块的自适应嵌入式处理器的示意图；
[0022]图4为本发明实施例所提供的不具有非处理器模块的自适应嵌入式处理器的示意图；
[0023]图5为本发明实施例提供的自适应嵌入式处理器的地址空间划分的示意图。
【具体实施方式】
[0024]本发明的核心是提供一种自适应嵌入式处理器，该处理器可以适应不同类型不同系列的芯片的需求，可以降低成本。
[0025]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0026]本发明涉及到自适应嵌入式处理器的设计，在芯片低成本、超低功耗设计领域上，主要针对芯片设计时所用到的处理器IP(Intellectual Property)，不同领域的不同系列芯片所采用的处理器IP会不同，低端芯片采用是的微处理器IP，对芯片成本和功耗非常敏感，但对性能要求不很高；高端SOC对处理器的性能要求很高，可以采用多核技术来构建。对快速设计芯片出产品来说，在做同一领域的不同系列芯片时采用处理器IP最好是属同一架构的处理器IP，在编译系统、程序编辑、硬件加速上能很好的移植。在软件和硬件上适应各种不同款式芯片，这样能大量降低公司研发成本、快速推出芯片上市时间。
[0027]如果芯片设计公司在设计不同领域不同系列的芯片时再购买对应不同类型的处理器IP，能让芯片达到最佳状态(性能更高，功耗更低)，那么必须花费大量资金来购买不同款式的处理器IP，更需要组建处理器团队来学习和使用不同的处理器IP，在财力和人力上都需要加大力度，这样一来芯片投入成本急剧增加，团队研发难度加大，拉长研发周期，推迟产品上市时间。而本发明的自适应嵌入式处理器可以很好的解决上述问题，且方便实用。
[0028]请参考图1，图1为本发明实施例所提供的具有非处理器模块的自适应嵌入式处理器的结构框图；该处理器可以包括:处理器模块100，总线接口模块200及可拆卸的非处理器模块300 ;
[0029]其中，如图1所示当所述自适应嵌入式处理器的数据处理规模达到预定阈值时，将所述非处理器模块300安装在所述自适应嵌入式处理器中；所述处理器模块100，所述非处理器模块300及所述总线接口模块200均通过指令总线和数据总线进行数据交互；
[0030]如图2所示，图2为本发明实施例所提供的不具有非处理器模块的自适应嵌入式处理器的结构框图；当所述自适应嵌入式处理器的数据处理规模未达到预定阈值时，将所述非处理器模块300从所述自适应嵌入式处理器中拆卸掉如图3，此时自适应嵌入式处理器由处理器模块100和总线接口模块200 ;所述处理器模块100及所述总线接口模块200通过指令总线和数据总线进行数据交互。
[0031]其中，可选的，所述自适应嵌入式处理器的指令长度为16位和32位。
[0032]其中，自适应嵌入式处理器的核心模块处理器模块可以包括:指令预取、指令译码、读或写寄存器堆、指令相关性检测、ALU操作、Load/store操作、Load/store存储器地址产生、Pipeline控制器、Except1n/Interrupt处理、Jump/branch处理、状态控制寄存器、DSP(信号处理器)等。
[0033]其中，所述总线接口模块可以包括:
[0034]指令缓冲器单元、数据写缓冲器单元、接口单元。其中，所述接口单元可以采用AMBA-AXI标准接口和JTAG接口。
[0035]其中，所述非处理器模块可以包括:
[0036]指令内存管理单元(1-MMU，Instruct1nMemory Management unit)、指令高度缓存控制器单元(1-Cache Controller, Instruct1n Cache Controller)、指令高速缓冲存储单元(1-Cache RAM, Instruct1n Cache RAM)、数据内存管理单元(D-MMU，DataMemory Management unit)、数据高速缓存控制器单元(D-Cache Controller, Data CacheController)、数据高速缓冲存储单元(D-Cache RAM, Data Cache RAM)。
[0037]其中，当芯片要完成多数据多任务时，需要高性能处理器IP或者多核处理器IP构建，必须要MMU和Cache协同来完成。
[0038]1-Cache