一种fpga布局布线延时特性测试方法
【技术领域】
[0001]本发明属于航天光学遥感器技术领域，特别是涉及一种FPGA布局布线延时特性测试方法，可应用于航天光学相机成像电路中CCD焦面时序信号优化设计。
【背景技术】
[0002]随着大规模集成电路发展，FPGA器件应用于高速复杂的系统中，电路信号高速、完整性不仅依赖于器件速度还依赖于灵活的FPGA设计。一个完整FPGA设计包括编写代码、综合、仿真、编译、布局布线及烧写测试，布局布线阶段对电路的性能影响较大，是优化设计、提尚性能的关键。
[0003]针对星载CCD遥感相机CCD焦面读出电路时序精度调节困难的问题，新的方案改变以往采用硬件电路调整难度大、调试周期长的现状，提出了利用人工干预布局布线对内部寄存器布局进行调整来满足输出信号性能要求。但这就需要对所选FPGA芯片定性、甚至定量分析其延时分布特性。本发明的方法能够通过设计灵活的测试方法来测试FPGA内部寄存器延时特性，以确定人工干预布局布线趋势。
【发明内容】
[0004]本发明要解决的技术问题为:针对当前自动布局布线不能满足高精度信号性能的问题，为了满足人工干预布局布线的新方案，采用一种FPGA布局布线延时特性测试方法，对FPGA布局布线的延时分布特性进行测试，来确定人工布局布线趋势，以控制、优化输出信号性能。
[0005]本发明的技术方案为:一种FPGA布局布线延时特性测试方法，包括，SI，对FPGA进行结构分析；S2，根据步骤SI分析得到的结果，设计测试模块和相应的测试软件；S3，对步骤S2得到的测试模块，利用综合工具进行综合；S4，对步骤S3得到的综合结果利用编译工具进行编译；S5，在步骤S4的基础上利用布局工具进行约束，根据FPGA整体布局特性对测试模块进行分配，对寄存器进行分配定位；S6，在步骤S5的基础上利用布局布线工具进行布局布线，由时序分析工具得到各信号路径延时特性。
[0006]进一步地，步骤S2中的测试软件用VHDL语言来编码设计，包括N个相同测试模块，测试模块为二分频器或计数器，输出通过M个寄存器连接到FPGA的M个PIN管脚。
[0007]进一步地，步骤S5中的约束为:对N个测试模块进行分配，使其输出到下一级寄存器满足建立保持时间；对M个信号通过一级寄存器的位置进行布局定位，属于同一测试模块计数器的信号布局在同一块的寄存器位置。
[0008]进一步地，步骤S2中的综合工具为Synplify Pro，进行综合。
[0009]进一步地，步骤S3中的编译工具为Complie，进行编译。
[0010]进一步地，步骤S5中的布局布线工具为ChipPlanner布局布线，时序分析工具为Timing Analyzer，进行时序分析，可查看其信号路径延时结果。
[0011]本发明与现有技术相比的优点在于:本发明通过分析FPGA结构特性设计测试模块，并进行人工布局布线，易于了解信号路径延时特性，包括关键寄存器建立保持时间tEXSU，I/O管脚输出t。。值分布特性等。在FPGA设计中，与传统自动布局布线相比，引入人工干预布局布线，有如下优势:可控制关键寄存器建立保持时间tEXSU;使得不需要增加额外电路就可很容易控制输出信号之间的偏斜即t。。值，控制精度可达ps级；可靠性、安全性更高。
【附图说明】
[0012]图1为本发明测试方法的流程图；
[0013]图2为本发明测试方法测试软件内部逻辑结构图；
[0014]图3为本发明测试方法内部寄存器布局布线方式一图；
[0015]图4为本发明测试方法内部寄存器布局布线方式二图。
【具体实施方式】
[0016]本发明的FPGA布局布线延时特性测试方法，其步骤如下:
[0017](I)FPGA结构分析，分析其特点，包括其规模、时钟资源、逻辑资源及I/O管脚等；
[0018](2)由步骤(I)分析得到的结果，利用 EDA (Electronic Design Automatic)工具设计相应的测试软件:N个相同测试模块，每个测试模块通过M个寄存器输出到FPGA的M个管脚；
[0019](3)对步骤(2)得到的测试软件，利用EDA综合工具进行综合；
[0020](4)对步骤(3)综合结果利用EDA编译工具进行编译；
[0021 ] (5)在步骤(4)的基础上利用EDA布局工具进行约束，根据FPGA整体布局特性对N个测试模块进行分配，对MXN个寄存器进行分配定位；
[0022](6)在步骤(5)的基础上由EDA工具进行布局布线，由时序分析器可得到各信号路径延时特性，包括关键寄存器建立保持时间tEXSU，I/O管脚输出t。。值分布特性。
[0023]所述步骤⑵中的测试软件，用VHDL语言来编码设计，包括N个相同测试模块，测试模块可以为二分频器或计数器，其输出通过M个寄存器连接到FPGA的M个PIN管脚。
[0024]所述步骤(5)中的约束为:对N个测试模块进行分配，尽量平衡FPGA资源，使其输出到下一级寄存器满足tEXSU保持建立时间；对M个信号通过一级寄存器的位置进行布局定位，属于同一测试模块计数器的信号布局在同一块的寄存器位置。
[0025]所述步骤(2)中的EDA综合工具为Synplify Pro，进行综合。
[0026]所述步骤(3)中的EDA编译工具为Complie，进行编译。
[0027]所述步骤(5)中的EDA布局布线工具为ChipPlanner布局布线，时序分析工具为Timing Analyzer，进行时序分析，可查看其信号路径延时结果。(Synplify Pro为商业工具软件，Complie、ChipPlanner均为libero IDE Platinum软件工具，均属于已公开技术领域。)
[0028]本发明的一个实施例为:FPGA选择某公司芯片，开发工具选择对应EDA工具平台，综合工具选择Synplify Pro，采用VHDL语言来设计。
[0029]首先，针对某公司FPGA芯片，由Da