多内核微处理器的共享电源的分布式管理的制作方法
【专利说明】多内核微处理器的共享电源的分布式管理
[0001] 本案是申请日为2011年12月22日、申请号为201110435144. 6、发明名称为"多 内核微处理器的共享电源的分布式管理"的发明专利申请的分案申请。
[0002] 【相关申请案的参考文献】
[0003] 本申请案优先权的申请是根据该美国专利临时申请案，案号：61/426,470,申请 日：12/22/2010,名称为多内核内的旁路总线（MULTI-COREINTERNALBYPASSBUS),该案整 体皆纳入本申请参考。
[0004] 本申请案与下列同在申请中的美国专利申请案有关，都具有相同的申请日，每一 申请案整体皆纳入本申请参考。
[0005]
[0006]
技术领域
[0007] 一般来说，本发明设及多内核微处理器的领域，尤其设及管理被多个内核共享的 资源，如电压源及时钟源。
【背景技术】
[0008] 时下微处理器降低功率消耗的主要方法是降低操作微处理器的频率和/或电压。 有时候会需要微处理器的最大性能，如此微处理器就必须在最大电压和频率下操作，其他 时候W较大的功率及频率来操作便足够了，因此许多时下微处理器能够在许多不同电压 和/或频率下操作。熟知的进阶架构与电源接口标准（AdvancedConfigurationPower Inte计ace,ACPI)的规格通过定义代表用来操作一微处理器不同电压及频率的功率状态， 称为"P状态（P-state) "，W方便操作系统直接管理电源。
[0009] 由于许多时下的微处理器是多内核处理器，其为多个处理器内核来共享一或多个 电源管理相关资源，所W进行电源管理的动作是很复杂的。例如，内核可共享电压资源和/ 或时钟资源。此外，包括一多内核处理器的计算机系统通常也包括一包括总线桥接器的忍 片组，此总线桥接器用来将处理器总线桥接至系统的其他总线，如桥接至外围I/O总线，并 包括一用来连接多内核处理器与一系统存储器的存储器控制器。忍片组可能会牵设到各种 电源管理动作，且可能需要在自身及多内核处理器间进行协调操作。
[0010] 在早期设计中，忍片组被用来协调电源及溫度控制。近几年，由Alon化veh等人 于2006年5月15日在英特尔技术期刊中发表的名称为"化werandThermalManagement intheIntelCoreDuoProcessor"的论文公开了一电源及溫度管理架构，其使用了一内 核（off-core)外硬件协调逻辑化ardwareCoordinationLogic,肥L)，其位在忍片或平 台的一个共享区中，并作为在忍片与平台上的各别内核与共享资源之间的一层。HCL控制 ACPI的C状态与P状态两者的实作。具体来说，肥L追踪从两内核而来的P状态要求，并根 据CPU是否在一溫度控制状态，来计算出一高于或低于P状态要求的CPU层级目标操作点。
[0011] 在上述公开的架构中，肥L为在内核外部的集中式非内核逻辑电路，其代表所有内 核来进行电源管理，包括进行电源状态管理。集中式非内核逻辑电路的方式可能会有缺失， 尤其在必须将HCL如同内核般放置在相同忍片上的情况下，其可能由于忍片尺寸过大而严 重影响良率，运种情况对在忍片上包括许多内核的架构更为严重。
【发明内容】
[0012] 在一方面，本发明提供一种具有分布式逻辑的微处理器，用来对微处理器指示一 所欲电压操作状态。微处理器包含多个忍片，每个忍片包含多个内核。
[0013] 每个内核产生一第一电压辨识码（VID)数值，其指示内核的一所欲VID。每个内核 也从自身忍片中的其余内核接收第一VID数值，并产生一第二VID数值，其为忍片中所有内 核的最大第一VID数值。此外，每个内核提供第二VID数值给微处理器的每个其余忍片的 至少一个内核，并从微处理器的每个其余忍片的至少一个内核接收第二VID数值，且产生 一第=VID数值，其为微处理器的所有第二VID数值的最大者。
[0014] 微处理器也包含用来禪接微处理器至一调压器模块（Voltage,Regulator Mo化le，VRM)的一电压辨识码（VID)输入的引脚，调压器模炔基于VID输入值来提供一电压 W驱动微处理器。如果内核是微处理器的一主要内核，则每个内核提供第SVID数值给引 脚。
[0015] 在另一方面，在该多个内核外部皆无须任何主动逻辑电路之下，由微处理器产生 一VID输入值。如果内核不是微处理器的一主要内核，则每个内核提供一零值给引脚。从 主要内核而来的第SVID数值W及从非主要内核而来的零值会W线路同时OR起来，W产生 作为结果的VID输入值给VRM。
[0016] 在另一方面，微处理器包含一基板，其上安置有多个忍片。用来将第二VID数值传 送到微处理器的各忍片之间的忍片间线路（inter-diewires)设置在基板上，忍片间线路 包含多个在微处理器的忍片之间的串行接口。此外，每个忍片包含用来将第一VID数值传 送到忍片的各内核之间的内核间线路（inter-corewires)。
[0017] 在另一方面，本发明提出一种具有分布式逻辑的多忍片微处理器，用来对微处理 器的每个忍片指示所欲频率操作状态。每个忍片包含多个内核W及一锁相回路（P化）。化L 具有一频率比输入值，其中化L产生一内核时钟信号来供给忍片中的每个内核。内核时钟 信号具有一频率，其为微处理器基于频率比输入值所收到的一总线时钟信号的频率比。每 个内核产生一第一频率比值，用来指示内核的所欲的频率比。每个内核也使用能将第一频 率比值传送到忍片各内核之间的内核间线路，W从自身忍片中的其余内核接收第一频率比 值，并产生一第二频率比值，其为忍片中所有内核的最大第一频率比值。如果内核是忍片的 一主要内核，则每个内核提供第二频率比值至化L，而如果内核不是忍片的一主要内核，贝U 提供一零值。从主要内核而来的第二频率比值W及从非主要内核而来的零值会W线路同时 OR起来，W产生作为结果的频率比输入值给化L。微处理器可在该多个内核外部皆无限任 何主动逻辑电路之下，产生化L频率比输入值。
[0018] 在另一方面，本发明提出一种使用分布式逻辑的方法，用来指示一具有多个忍片 的微处理器的一所欲电压操作状态，其中每个忍片包含多个内核W及用来禪接微处理器至 一VRM之一VID输入值的引脚，此VRM基于VID输入值来供应一电压W驱动微处理器。每 个内核产生一用来指示内核的所欲VID的第一VID数值，并从自身忍片中的其余内核接收 第一VID数值，且产生一第二VID数值，其为忍片中所有内核的最大第一VID数值。每个内 核也提供第二VID数值给微处理器的每个其余忍片的至少一个内核，并从微处理器的每个 其余忍片的至少一个内核接收第二VID数值且产生一第=VID数值，其为微处理器的所有 第二VID数值的最大者。如果内核是微处理器的一主要内核，则每个内核也提供第SVID 数值给引脚，否则提供一零值给引脚。
[0019] 在另一方面，本发明提出一种使用分布式逻辑W对一多忍片微处理器的每个多内 核忍片指示所欲频率操作状态的方法。每个内核产生一指示内核的所欲频率比的第一频率 比值，并从自身忍片中的其余内核接收第一频率比值且产生一第二频率比值，其为忍片中 所有内核的最大第一频率比值。如果内核是忍片的主要内核，则每个内核依据所要求的频 率比输出来提供第二频率比值给化L否则提供一零值给化L。每个内核各自提供所要求频 率比输出会在忍片上W线路同时OR起来，W产生一作为结果的频率比输入值给化L。藉此， 在无须任何内核外部主动逻辑电路之下，微处理器可产生每个化L频率比输入值。
【附图说明】
[0020] 图1为一实施例中，禪接至一个调压器模块的多内核微处理器的计算机系统方块 图。
[0021] 图2为一实施例中，结合图1的多内核处理器的每个内核的分布式逻辑的方块图， 用来对微处理器产生一组VID数值。
[0022] 图3为一实施例中，多内核微处理器的计算机系统方块图，其中多内核微处理器 禪接每个忍片的内核至各别忍片的化L。
[0023] 图4为一实施例中，结合在图3的多内核处理器的每个内核的分布式逻辑的方块 图，用来对内核的可用忍片产生一要求频率比。
[0024] 【主要元件符号说明】
[002引 100 计算机系统
[0026] 102 多内核微处理器
[0027] 104 忍片
[0028] 106 内核
[002引 108 输入垫、输出垫
[0030] 112 内核间通信线路
[0031] 116,416 烙丝
[0032]118 忍片间通信线路
[0033] 122, VID产生逻辑
[0034] 124 管线
[0035] 156 引脚
[003引 158 调压器模块
[0037] 322 频率比要求产生逻辑
[0038] 444 锁相回路
[0039] 202, 212, 216, 302, 316 多工器
[0040] 204,214,304 比较器
[0041] 222,224 移位寄存器
【具体实施方式】
[0042