具有基于数据码元转变的时钟的多导线单端推送-拉取链路的制作方法
【专利说明】具有基于数据码元转变的时钟的多导线单端推送-拉取链 路
[0001] 相关申请的交叉引用
[0002] 本申请要求于2013年3月15日向美国专利局提交的临时专利申请No. 61/793955 的优先权和权益，其全部内容通过引用纳入于此。
[0003] 背景
[0004] 领域
[0005] 本公开涉及在多信号数据传输的循环内传送和/或编码时钟信号。
【背景技术】
[0006] 已经发布了用于数据传输的各种标准。在一个示例中，移动行业处理器接口 CMIPIi))联盟已经定义了高速同步串行接口（HIS)规范，即供在采用例如同步互补金属 氧化物半导体（CMOS)(推送-拉取）通信接口的单端信令中使用的MIPIDPHY低功率（LP) 信令。数据传输方案经常使用专用时钟或选通信号线来将循环定时信息从发射机设备发送 到接收机设备。
[0007] 对专用时钟或选通信号线的使用需要使用至少一个附加导体。对于单速率信令应 用，在每一完整时钟周期（时钟高和时钟低）发送一个数据码元。最大数据率经常受到系 统的时钟线的最大允许频率的限制，而不是数据线的最大允许频率的限制。最大数据率还 经常受到可能难以被控制为最优的时钟和数据之间的偏斜的限制。
[0008]因此，需要将时钟信号嵌入多导线单端信令系统中的高效方式。
[0009] 概述
[0010] 本文公开的各实施例提供了涉及在多条导线上传送的码元序列中的多导线接口 交换时钟信息的系统、方法和装置。
[0011] 在本公开的一方面，一种多导线信令方法包括将数据比特序列转换成多个（M个） 转变数、将这M个转变数转换成码元序列、以及使用N个单端驱动器来在N条导线上传送码 元序列。时钟信号可被有效地嵌入码元序列的传输中。码元序列中的每一码元可基于M个 转变数中的相应转变数以及码元序列中的在前码元的值来选择。
[0012] 在另一方面，从M个转变数到码元序列的转换保证码元序列中没有两个连贯出现 的码元是相同的。
[0013] 在另一方面，将M个转变数转换成码元序列包括（对于M个转变数中的每一个转 变数）确定码元序列中的中间前趋码元，以及将通过将每一转变数用作从该中间前趋码元 的偏移来标识的码元选为码元序列中的下一码元。
[0014] 在另一方面，码元序列中的每一码元都选自多个可用码元。多个可用码元中的每 一个可用码元可对应于N条导线的与对应于多个可用码元中的其他码元的信令状态不同 的信令状态。码元序列中的每一个码元可以与针对每一转变数的可能码元转变状态的数量 R相关联。码元序列可以与关联于多个可用码元中的每一码元的可能信令状态的数量R相 关联。码元序列可提供RM个不同状态。这RM个不同状态可确定能够在码元序列中编码的 比特数。
[0015] 在本公开的一方面，一种设备包括用于将数据比特序列转换成多个（M个）转变数 的装置、用于将M个转变数转换成码元序列的装置、以及用于使用N个单端驱动器来在N条 导线上传送码元序列的装置。时钟信号可被有效地嵌入码元序列中。码元序列中的每一码 元可基于M个转变数中的相应转变数以及码元序列中的在前码元的值来选择。
[0016] 在本公开的一方面，一种发射机包括被配置成执行以下动作的处理电路：将数据 比特序列转换成多个（M个）转变数、将这M个转变数转换成码元序列、以及使用N个单端 驱动器来在N条导线上传送码元序列。时钟信号可被有效地嵌入码元序列中。码元序列中 的每一码元基于M个转变数中的相应转变数以及码元序列中的在前码元的值来选择。
[0017] 在本公开的一个方面，处理器可读存储介质其上存储有一个或多个指令。这些指 令在由至少一个处理电路执行时使该至少一个处理电路：将数据比特序列转换成多个（M 个）转变数、将这M个转变数转换成码元序列、以及使用N个单端驱动器来在N条导线上传 送码元序列。时钟信号可被有效地嵌入码元序列的传输中。码元序列中的每一码元可基于 M个转变数中的相应转变数以及码元序列中的在前码元的值来选择。
[0018] 在本公开的一方面，一种用于执行多导线信令解码的方法包括使用N个接收机来 从多条（N条）导线接收码元序列、从码元序列中提取时钟信号、使用时钟信号来将码元序 列转换成M个转变数、以及将多个转变数转换成数据比特。时钟信号可以从在码元序列中 的连贯码元对之间的转变中编码的时钟信息中提取。
[0019] 在另一方面，码元序列中的每一对连贯码元可包括两个不同码元。
[0020] 在另一方面，将码元序列转换成M个转变数包括使用时钟来标识N条导线的信令 状态的转变，以及基于与出现在所标识的转变之前的信令状态相关联的第一码元和与出现 在所标识的转变之后的信令状态相关联的第二码元的差异来计算转变数。N条导线的每一 可能信令状态可对应于多个可用码元中的不同码元。第二码元可对应于多个（R个）可能 信令状态之一。
[0021] 在本公开的一方面，一种设备包括用于使用N个接收机来从多条（N条）导线接收 码元序列的装置、用于从码元序列中提取时钟信号的装置、用于使用时钟信号来将码元序 列转换成M个转变数的装置、以及用于将多个转变数转换成数据比特的装置。时钟信号可 以从在码元序列中的连贯码元对之间的转变中编码的时钟信息中提取。
[0022] 在本公开的一方面，一种接收机包括被配置成执行以下操作的处理电路：使用N个接收机来从多条（N条）导线接收码元序列、从码元序列的接收中提取时钟信号、使用时 钟信号来将码元序列转换成M个转变数、以及将多个转变数转换成数据比特。时钟信号可 以从在码元序列中的连贯码元对之间的转变中编码的时钟信息中提取。
[0023] 在本公开的一个方面，处理器可读存储介质其上存储有一个或多个指令。这些指 令在由至少一个处理电路执行时使该至少一个处理电路执行以下操作：使用N个接收机来 从多条（N条）导线接收码元序列、从码元序列中提取时钟信号、使用时钟信号来将码元序 列转换成M个转变数、以及将多个转变数转换成数据比特。时钟信号可以从在码元序列中 的连贯码元对之间的转变中编码的时钟信息中提取。
[0024] 附图简述
[0025] 在结合附图理解下面阐述的详细描述时，各种特征、本质和优点会变得明显，在附 图中，相像的附图标记贯穿始终作相应标识。
[0026] 图1描绘了在各1C设备之间使用数据链路的装置，该数据链路根据多个可用标准 之一来选择性地工作。
[0027] 图2解说了用于采用1C设备之间的数据链路的装置的系统架构。
[0028] 图3解说了单端信令系统。
[0029] 图4是解说传送方设备中的编码器的示例的框图。
[0030] 图5是解说接收方设备中的解码器的框图。
[0031] 图6解说了图4和5的发射机和接收机设备的时序图。
[0032] 图7是解说时钟和数据恢复电路（CDR)的一个示例的框图和相应时序图。
[0033] 图8是对应于图7的⑶R电路的时序图。
[0034] 图9解说了可由图7的⑶R电路使用的延迟元件的某些示例。
[0035] 图10解说了可由图7的⑶R电路使用的寄存器的某些示例。
[0036] 图11解说了根据本文公开的某些方面的数据比特到转变码元以及从转变码元到 数据比特的转换的示例。
[0037] 图12是用于在码元和转变之间进行转换的编码方案的示例。
[0038] 图13解说了以各种每群码元数的使用所有可用3码元转变的2导线系统的利用 率表。
[0039] 图14解说了以各种每群码元数的使用所有可用7码元转变的3导线系统的利用 率表。
[0040] 图15解说了以各种每群码元数的使用所有可用6码元转变（通过保留1个状态 以用于特殊目的）的3导线系统的利用率表。
[0041] 图16解说了以各种每群码元数的使用所有可用15码元转变的4导线系统的利用 率表。
[0042] 图17解说了以各种每群码元数的使用所有可用14码元转变（通过保留1个状态 以用于特殊目的）的4导线系统的利用率表。
[0043] 图18解说了以各种每群码元数的使用所有可用31码元转变的5导线系统的利用 率表。
[0044] 图19解说了以各种每群码元数的使用所有可用30码元转变（通过保留1个状态 以用于特殊目的）的5导线系统的利用率表。
[0045] 图20解说了以各种每群码元数的使用所有可用255码元转变的8导线系统的利 用率表。
[0046] 图21解说了以各种每群码元数的使用所有可用254码元转变（通过保留1个状 态以用于特殊目的）的8导线系统的利用率表。
[0047] 图22是用于在根据本文公开的一个或多个方面来提供的N导线接口中操作接收 机的方法的流程图。
[0048] 图23是解说根据本文公开的一个或多个方面来提供的N导线接口中的接收机的 简化示例的框图。
[0049] 图24是用于在根据本文公开的一个或多个方面来提供的N导线接口中操作发射 机的方法的流程图。
[0050] 图25是解说根据本文公开的一个或多个方面来提供的N导线接口中的发射机的 简化示例的框图。
[0051] 详细描述
[0052] 现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节 以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种 (类）方面。例如，电路可能用框图示出以免使这些实施例混淆在不必要的细节中。在其他 实例中，公知的电路、结构和技术可能不被详细示出以免使这些实施例不明朗。
[0053] 如本申请中所使用的，术语"组件"、"模块"、"系统"及类似术语旨在包括计算机相 关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件 可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/ 或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多 个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布 在两台或更多台计算机之间。另外，这些组件能从其上存储着各种数据结构的各种计算机 可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个 数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统 中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
[0054] 此外，术语"或"旨在表示包含性"或"而非排他性"或"。即，除非另外指明或从上 下文能清楚地看出，否则短语"X采用A或B"旨在表示任何自然的可兼排列。S卩，短语"X 米用A或B"箱由以下实例中任何实例得到满足：X米用A;X米用B;或X米用A和B两者。 另外，本申请和所附权利要求书中所用的冠词"一"和"某"一般应当被理解成表示"一个或 多个"，除非另外声明或者可从上下文中清楚看出是指单数形式。
[0055] 本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备可 包括装置的子组件，该装置诸如电话、移动计算设备、家电、汽车电子设备、航空电子系统 等。图1描绘了可采用1C设备之间的通信链路的装置。在一个示例中，装置100可包括无 线通信设备，该无线通信设备通过RF收发机与无线电接入网络（RAN)、核心接入网、因特网 和/或另一网络通信。装置1〇〇可包括能操作地耦合到处理电路102的通信收发机106。 处理电路102可包括一个或多个1C设备，诸如专用IC(ASIC) 108。ASIC108可包括一个或 多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合到处理器可读存储（诸如存 储器112)，该处理器可读存储可维护可由处理电路102执行的指令和数据。处理电路102 可由操作系统以及应用编程接口（API) 110层中的一者或多者来控制，该API110层支持并 允许执行驻留在存储介质（诸如无线设备的存储器设备112)中的软件模块。存储器设备 112可包括只