读存储器（ROM)或随机存取存储器（RAM)、电可擦除可编程ROM(EEPR0M)、闪存 卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或访问 本地数据库114,该本地数据库114可维护用于配置和操作该装置100的工作参数和其它 信息。本地数据库114可使用数据库模块、闪存存储器、磁介质、EEPR0M、光学介质、磁带、软 盘或硬盘等中的一者或多者来实现。处理电路也可以能操作地耦合至外部设备，诸如天线 122、显示器124、操作者控件（诸如按钮128和按键板126以及其他组件）。
[0056] 图2是解说采用通信链路220的装置200的某些方面的示意框图，其中该装置200 可被实施在以下各项中的一个或多个中：无线移动设备、移动电话、移动计算系统、无线电 话、笔记本计算机、平板计算设备、媒体播放器、游戏设备等。装置200可包括通过通信链路 220交换数据和控制信息的多个1C设备202和230。通信链路220可被用于连接彼此位置 靠近或者物理上位于装置200的不同部分中的1C设备202和222。在一个示例中，通信链 路220可被提供在携带1C设备202和230的芯片载体、基板或电路板上。在另一不例中， 第一 1C设备202可位于折叠式电话的键盘部分中，而第二1C设备230可位于折叠式电话 的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
[0057] 通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向 的，并且可以工作在半双工和/或全双工模式下。一个或多个信道222和224可以是单向 的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文描述的一个 示例中，第一通信信道222可被称为前向链路222,而第二通信信道224可被称为反向链路 224。第一 1C设备202可以被指定为主机系统或发射机，而第二1C设备230可以被指定为 客户机系统或接收机，即便1C设备202和230都被配置成在通信链路222上传送和接收。 在一个示例中，前向链路222可以在将数据从第一 1C设备202传达到第二1C设备230时 工作在较高数据速率下，而反向链路224可以在将数据从第二1C设备230传达到第一 1C 设备202时工作在较低数据速率下。
[0058] 1C设备202和230可各自具有处理器或其它处理和/或计算电路或设备206、236。 在一个示例中，第一 1C设备202可执行装置200的核心功能，包括通过无线收发机204和 天线214来维持无线通信，而第二1C设备230可支持管理或操作显示控制器232的用户接 口。第一 1C设备202或第二1C设备230可使用相机控制器234来控制相机或视频输入设 备的操作。1C设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组 件以及其它输入或输出设备。显示控制器232可包括支持显示器（诸如液晶显示器（LCD) 面板、触摸屏显示器、指示器等）的电路和软件驱动程序。存储介质208和238可包括瞬态 和/或非瞬态存储设备，其被适配成维护由相应处理器206和236和/或1C设备202和230 的其它组件所使用的指令和数据。每个处理器206、236及其相应的存储介质208和238以 及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。
[0059] 反向链路224可以与前向链路222相同的方式操作，并且前向链路222和反向链 路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据传输速 率和/或时钟速率。取决于应用，前向和反向数据速率可以基本上相同或相差几个数量级。 在一些应用中，单个双向链路226可支持第一 1C设备202和第二1C设备230之间的通信。 当例如前向和反向链路222和224共享相同的物理连接并且以半双工方式工作时，前向链 路222和/或反向链路224可被配置成以双向模式工作。在一个示例中，通信链路220可 被操作用于根据行业或其它标准在第一 1C设备202和第二1C设备230之间传达控制、命 令以及其它信息。
[0060] 在一个示例中，前向和反向链路222和224可被配置或适配成支持宽视频图形阵 列（WVGA)、每秒80帧的IXD驱动器1C而不需要帧缓冲器，以810Mbps递送像素数据以供 显示器刷新。在另一示例中，前向和反向链路222和224可被配置或适配成用动态随机存 取存储器（DRAM)(诸如双倍数据率同步动态随机存取存储器（SDRAM)来启用通信。编码设 备210和/或230可以在每一时钟转变编码多个比特，且多组导线可被用来传送和接收来 自SDRAM的数据、控制信号、地址信号等。
[0061] 前向和反向链路222和224可遵循或与专用工业标准兼容。在一个示例中，MIPI 标准定义应用处理器1C设备202和支持移动设备中的相机或显示器的1C设备230之间的 物理层接口。MIPI标准包括管控遵循移动设备的MIPI规范的产品的可操作特性的规范。 MIPI标准可定义采用互补金属氧化物半导体（CMOS)并行总线的接口。
[0062] 图2的通信链路220可被实现为包括多个信号导线（被表示为N条导线）的有线 总线。N条导线可被配置成携带编码在码元中的数据，其中时钟信息被嵌入在多条导线上传 送的码元序列中。
[0063] 本文公开的一些方面涉及用于将时钟信号嵌入多导线单端系统中的设备和方法。 图3是解说可被配置成使用基于转变的时钟的多导线、单端、推送-拉取通信链路的一些方 面的框图300。该示例描绘了可以在N条信号导线306^306,上传送数据的通信链路。
[0064] 在单端信令中，一条导线SOefSOew携带表不信号的不同电压，而另一导线326可 以连接到参考电压，诸如系统接地电压。传送方设备302可包括一个或多个单端推送-拉取 CMOS驱动器308,每一驱动器308耦合到单条导线/导体306^306,。接收方设备304可包 括一个或多个单端CMOS接收机310,每一单端接收机310耦合到单条导线/导体306^306^ 传送方设备302包括编码由传送方设备302接收到的输入比特的编码器322。编码器322 将输入比特318编码成单端信号，以供在相应的N条导线/导体306^306^:通过单端驱动 器308在N个单端信号中传送给接收方设备304。接收方设备304通过单端接收机310从 N条导线/导体306^30^接收单端信号。接收方设备304包括被配置成解码N个单端信 号并提供输出比特320的解码器324。在该单端系统中，解码器324可包括时钟和数据恢复 (CDR)以使得从N个接收到的单端信号中提取时钟信号。
[0065] 图4是解说图3的传送方设备302中的编码器322的某些方面的框图400。编码 器322可包括第一转换器（比特至MXT转换器）404,该转换器将二进制格式的数据比特 402转换成多个（M个）转变数{T0,T1，. . .，Tm-1} 422。第二转换器（T至S转换器）406然 后将每一转变数T422转换成码元号当前状态Cs424。包括例如N个触发器的第一组触发 器412在每一码元时钟TXCLK420存储当前状态Cs424,并向T至S转换器406提供先前 码元Ps426。包括例如N个触发器的第二组触发器408对当前Cs424进行采样，并向被配 置成驱动N条导线414的一组CMOS型驱动器410提供输出状态数据。在某些情况下，编码 器可包括第一组触发器412和第二组触发器408中的一者或两者，因为在逻辑上这两组触 发器408、412接收相同的Cs424作为输入，并且这两组触发器408、412由TXCLK420来时 钟定时并因此产生相同的逻辑输出。提供一组或两组触发器408和/或412的决定可基于 包括负载、定时、布局以及其他参数和特性的设计考虑事项。
[0066] 图5是解说图3的接收方设备304中的解码器324的某些方面的框图500。多个 (N个）CMOS型单端接收机504用于在N导线信道502上接收数据作为码元输入当前状态 Cs516。时钟和数据恢复电路（⑶R) 506被适配成从来自接收机504的码元输入516中恢 复码元时钟RXCLK518,并且可被进一步适配成寄存有效码元数据以供其余解码器324使 用。多个（N个）触发器512在时钟RXCLK518的每一上升沿存储当前状态Cs520并生成 先前状态Ps522作为其输出。第一转换器（S至T转换器）508通过比较当前状态Cs520 和先前状态Ps522来生成顺序转变数T524。第二转换器（MXT至比特转换器）510将多 个（M个）转变数{T0,T1，...，Tm-1} 524转换成二进制格式的数据以便输出为比特514。
[0067] 图6是解说与图4和5所解说的传送方设备302和接收方设备304相关联的某些 信号定时方面的时序图600。在传送方设备302的编码器322,二进制比特格式的原始输入 数据402包括数据序列Dj: {DO,Dl，D2,. . . }。输入数据402可由比特至MXT转换器404来 转换成转变信号0'信号）422中的多个转变数{!'/)，1'山1'山1'山1^4-}，其中」表示数据 序列Dj中的一个数据。该转换由比特至MXT转换器404在TXCLK420的每一上升沿执行。 信号T422由T至S转换器406来转换成当前状态Cs信号424(例如，私0,Sjl，Sf，Sj3， S，" })。当前状态Cs信号424在TXCLK420的每一上升沿采样，并且N个CMOS推送-拉 取驱动器410将所采样的数据输出到N导线通信链路414。
[0068] 在接收方设备304的解码器324,N导线通信链路502上的信号由N个CMOS接收机 504接收，这些接收机的输出516被提供给⑶R电路506,该⑶R电路可被适配成恢复链路时 钟RXCLK518,并且在RXCLK518的每一上升沿输出有效的当前状态数据520。当前状态数 据520可被提供给S至T转换器508以便将码元状态（例如，私0,Sjl，S#，Sj，S0…}) 520 中的每一个码元状态转换成转变数（例如，{Tj0，Tjl，Tj2，Tj3，Tj4-})524。转变数524可 被提供给MXT至比特转换器510以复原二进制编码比特514。
[0069] 图7解说了可用于在被配置成在N条导线726上通信的接口中恢复所嵌入的时钟 信息的⑶R电路700的示例。图8是解说通过⑶R电路700的操作来生成的信号的某些方 面的时序图。⑶R电路700可包括比较器704、置位-复位寄存器706、可包括第一延迟元 件708a的单触发逻辑708,第二延迟设备/元件712和寄存器710。延迟元件708a、712中 的一者或两者可包括数字和/或模拟设备或电路。比较器704可被配置成将第一状态转变 信号的第一实例（SI信号）与作为SI信号720的寄存实例的信号（S信号）722进行比较。 比较器704输出比较信号（NE信号）714,其中例如比较器704在SI信号720和S信号722 相等时将NE信号714驱动到第一状态（例如，逻辑低），并且在SI信号720和S信号722 不相等时将NE信号714驱动到第二状态（例如，逻辑高）。NE信号714在SI信号720和 S信号722表示不同码元时处于第二状态。由此，第二状态指示转变正在发生。
[0070] 置位-复位寄存器706可以从比较器704接收NE信号714并且可被配置或控制 成产生作为NE信号714的经滤波版本的信号（NEFLT信号）716。单触发逻辑708被配置成 在其输出信号（NE1SH0T信号）724中产生脉冲806 (参见图8)，其中该脉冲的历时由通过第 一延迟元件708a引入的延迟来确定或基本上确定。在一个示例中，第一延迟元件708a接 收NEFLT信号716并产生作为NEFLT信号716的延迟版本的信号（NEDEL) 728。单触发逻辑 708的逻辑元件708b用NEDEL信号728的反相版本来选通NEFLT信号716,由此在NE1SH0T 信号724中产生脉冲806。
[0071] 第二延迟元件712可被配置成接收NE1SH0T信号724并产生作为NE1SH0T信号的 延迟版本的信号（RXCLK信号）718。如在所解说的⑶R700中示出的，置位-复位寄存器 706的"复位"输入接收RXCLK信号718并因此该