>[0048] 如图4所示，为本发明随机数生成装置实施例的第一实例结构示意图，在该实例 中，第一时钟信号和第三时钟信号为同一个时钟信号，η级存储单元具体为η级D触发器，对 应地，第1级存储单元311具体为第1级D触发器，中间级存储单元312具体为中间级D触 发器，第η级存储单元313具体为第η级D触发器，并且这η级D触发器为上升沿触发器， 可调延迟模块32中依次连接的η个延迟单元的输出分别与η级D触发器的时钟端连接，每 一级D触发器的输出端与同步逻辑33连接，除第1个延迟单元以外的η-1个延迟单元延迟 的第一预定时间具体为AT，D触发器的Q端为输出端。
[0049] 该实例的具体工作过程如下：第一时钟信号首先经过输入延迟模块35延迟第二 预定时间后得到延迟后的第一时钟信号，该第一时钟信号分成两路，一路输入η级D触发器 的D输入端，这样每个第三时钟信号的上升沿都会同时加在η级D触发器的D输入端；另一 路输入到可调延迟模块32,然后可调延迟模块32将延迟后得到的η个第二时钟信号依次 输入到η级D触发器的时钟端，所以η级D触发器的时钟端所经历的第二时钟信号的上升 沿的时间是不同的，第1级D触发器是最早经历第二时钟信号的上升沿的，然后从第2级D 触发器开始一直到第η级D触发器，每一级D触发器的时钟端经历第二时钟信号的上升沿 的时间都要比前一级D触发器的时钟端经历时钟信号的上升沿的时间延迟第一预定时间 AΤ，这里，第一预定时间就是第二时钟信号的上升沿从一个延迟单元的输入到输出的传递 时间；同步逻辑模块33接收η级D触发器的输出，对这η级D触发器的输出进行同步，使这 η级D触发器的输出稳定，消除这η级D触发器的输出端可能出现的亚稳态；延迟控制逻辑 模块34根据同步逻辑模块33中输出的η级D触发器的稳定输出信号，生成控制信号，控制 可调延迟模块32中对时钟信号的延迟时间，同时，延迟控制逻辑模块34根据同步逻辑模块 33中输出的η级D触发器的稳定输出信号生成真随机数并输出。
[0050] 在延迟控制逻辑模块34中通过生成控制信号调整可调延迟模块32对第一时钟信 号的延迟时间，这是为了使第一时钟信号在经过可调延迟模块32中的各延迟单元时具有 延迟，从而得到η级D触发器的D输入端与时钟端的时钟信号的上升沿的相对关系，如图5 所示，为本发明随机数生成装置实施例的图4实例中η级D触发器的D输入端的第三时钟 信号的上升沿与时钟端的第二时钟信号的上升沿的相对关系，η级D触发器D输入端同时 经历第三时钟信号的上升沿，η级D触发器时钟端依次经历第二时钟信号的上升沿，各级D触发器时钟端经历第二时钟信号上升沿的时间相差第一预定时间AT。在延迟控制逻辑模 块34根据同步逻辑模块33输出的η级D触发器的稳定输出信号生成控制信号，最终达到 第1级D触发器和第η级D触发器的输出正常、中间级D触发器的输出发生亚稳态这一稳 定状态，第1级D触发器的时钟端最早经历第二时钟信号的上升沿，第η级D触发器的时钟 端最晚经历第二时钟信号的上升沿。
[0051] 通过延迟控制逻辑模块34控制可调延迟模块32的延迟时间，可以保证得到预期 的η级D触发器的D输入端与时钟端时钟变化沿的相对关系，保证中间级D触发器输出端 的亚稳态现象出现，从而保证了输出的真随机数的随机性。
[0052] 在图4所示的实例中，延迟控制逻辑模块34生成控制信号的具体工作原理为：根 据η级D触发器的稳定的输出，根据第1级D触发器的输出信号和第η级D触发器的输出 信号进行判断并生成相应的控制信号，对应关系如下表1所示：
[0053] 表 1
[0054]
[0055] 根据表1中的对应关系可知，只要使得η级D触发器中正确采样到D输入端第三 时钟信号的上升沿，就可以保证中间级D触发器中触发器的输出有亚稳态现象出现，然后 在延迟控制逻辑模块34中通过对中间各级D触发器的输出进行组合运算，生成真随机数并 输出。这里的组合运算具体可以是对各触发器的输出进行异或等逻辑操作，还可以对各触 发器的输出进行Hash运算等。
[0056] 如图6所示，为本发明随机数生成装置实施例的第二实例结构示意图，与第一实 例的不同之处在于，在本实例中，增加了一个反向器61，反向器61的输入为第一时钟信号， 反向器61的输出与各级D触发器的D输入端连接，所以，在本实例中，第三时钟信号为对第 一时钟信号进行无延迟逻辑非处理后得到的时钟信号，所以η级D触发器的D输入端是下 降沿的第三时钟信号作为输入，并在η级D触发器的时钟端采用第二时钟信号的上升沿作 为判断，因此，如图7所示，为本发明随机数生成装置实施例的图6实例中η级D触发器的 D输入端的第三时钟信号的下降沿与时钟端的第二时钟信号的上升沿的相对关系，η级D触 发器D输入端同时经历第三时钟信号的下降沿，η级D触发器时钟端依次经历第二时钟信 号的上升沿，η级D触发器时钟端经历第二时钟信号上升沿的时间相差第一预定时间ΔΤ。
[0057] 可选地，在本实施例中，η个第二时钟信号作为η级存储单元的输入信号，第三时 钟信号作为η级存储单元的时钟信号，可调延迟模块32中的η个延迟单元分别连接η级存 储单元的输入端，通过延迟控制逻辑模块34输出控制信号控制可调延迟模块32的传输延 迟，这样，每个第三时钟信号的时钟沿会同时加在η级存储单元的时钟端，但是每一级存储 单元的输入端经历的时钟变化沿会比上一级存储单元延迟第一预定时间，从而使得每一级 存储单元的输入端与时钟端的时钟变化沿具有相对的关系。
[0058] 如图8所示，为本发明随机数生成装置实施例的第三实例结构示意图，与第一实 例的不同之处在于，在本实例中，可调延迟模块32中的η级延迟单元的输出分别与η级D 触发器的D输入端连接。与第一实例类似，可以得到，如图9所示，为本发明随机数生成装 置实施例的图8实例中η级D触发器的D输入端的第二时钟信号的上升沿与时钟端的第三 时钟信号的上升沿的相对关系，η级D触发器时钟端同时经历第三时钟信号的上升沿，η级 D触发器D输入端依次经历第二时钟信号的上升沿，各级D触发器D输入端经历第二时钟信 号上升沿的时间相差第一预定时间△Τ，在达到稳定状态后，第1级D触发器的D输入端最 早经历第二时钟信号的上升沿，第η级D触发器的D输入端最晚经历第二时钟信号的上升 沿。
[0059] 同样地，延迟控制逻辑模块34生成控制信号的具体工作原理：根据η级D触发器 的稳定的输出，根据第1级D触发器的输出信号和第η级D触发器的输出信号进行判断并 生成相应的控制信号，对应关系如下表2所示：
[0060] 表 2
[0061]
[0062] 根据表2中的对应关系可知，只要使得η级D触发器中正确采样到D输入端第二 时钟信号的上升沿，就可以保证中间级D触发器中触发器的输出有亚稳态现象出现。
[0063] 可选地，在本实例中，可以与图6所示的实例中的类似，增加一个反向器61，连接 在第一时钟信号与各级D触发器的时钟端之间，所以各级D触发器时钟端的时钟信号为对 第一时钟信号进行无延迟逻辑非处理后得到的第三时钟信号，这样，η级D触发器的D输入 端是上升沿的第二时钟信号作为输入信号，但在η级D触发器的时钟端是采用第三时钟信 号的下降沿作为判断，则η级D触发器D时钟端同时经历第三时钟信号的下降沿，η级D触 发器的D输入端依次经历第二时钟信号的上升沿，η级D触发器的D输入端经历第二时钟 信号上升沿的时间相差第一预定时间ΔΤ。
[0064] 如图10所示，为本发明随机数生成装置实施例的第四实例结构示意图，与第一实 例的不同之处在于，在本实例中，η级D触发器为下降沿触发器，所以本实例的具体工作过 程与第一实例中的具体过程完全类似，只是时钟信号的变化沿由上升沿变为下降沿，在此 不再赘述。同样地，可以得到η级D触发器的D输入端与时钟端的时钟信号的下降沿的相 对关系，如图11所示，为本发明随机数生成装置实施例的图10实例中η级D触发器的D输 入端的第三时钟信号的下降沿与时钟端的第二时钟信号的下降沿的相对关系，η级D触发 器D输入端同时经历第三时钟信号的下降沿，η级D触发器时钟端依次经历第二时钟信号 的下降沿，各级D触发器时钟端经历第二时钟信号下降沿的时间相差第一预定时间ΔΤ。在 达到第1级D触发器和第η级D触发器的输出正常、中间级D触发器的输出发生亚稳态这 一稳定状态后，第1级D触发器的时钟端最早经历第二时钟信号的下降沿，第η级D触发器 的时钟端最晚经历第二时钟信号的下降沿。
[0065] 在本实例中，延迟控制逻辑模块34在根据第1级D触发器的输出信号和第η级D 触发器的输出信号进行判断并生成相应的控制信号过程中的对应关系如下表3所示：
[0066] 表 3
[0067]
[0069] 根据表3中的对应关系可知，只要使得η级D触发器中正确采样到D输入端第三 时钟信号的下降沿，就可以保证中间级D触发器中触发器的输出有亚稳态现象出现。
[0070] 如图12所示，为本发明随机数生成装置实施例的第五实例结构示意图，与第四实 例的不同之处在于，在本实例中，增加了一个反向器61，反向器61的输