入为第一时钟信号， 反向器61的输出与各级D触发器的D输入端连接，所以，在本实例中，第三时钟信号为对第 一时钟信号进行无延迟逻辑非处理后得到的时钟信号，所以η级D触发器的D输入端是上 升沿的第三时钟信号作为输入，并在η级D触发器的时钟端采用第二时钟信号的下降沿作 为判断，因此，如图13所示，为本发明随机数生成装置实施例的图12实例中η级D触发器 的D输入端的第三时钟信号的上升沿与时钟端的第二时钟信号的下降沿的相对关系，η级D 触发器D输入端同时经历第三时钟信号的上升沿，η级D触发器时钟端依次经历第二时钟信 号的下降沿，η级D触发器时钟端经历第二时钟信号下降沿的时间相差第一预定时间ΔΤ。
[0071] 如图14所示，为本发明随机数生成装置实施例的第六实例结构示意图，与第四实 例的不同之处在于，在本实例中，可调延迟模块32中的η级延迟单元的输出分别与η级D 触发器的D输入端连接，这种情况与图8所示的第三实例类似，区别就是图8实例中η级D 触发器采用的是上升沿触发器，本实例中η级D触发器采用的是下降沿触发器，具体工作过 程在此不再赘述。如图15所示，为本发明随机数生成装置实施例的图14实例中η级D触 发器的D输入端的第二时钟信号的下降沿与时钟端的第三时钟信号的下降沿的相对关系， η级D触发器时钟端同时经历第三时钟信号的下降沿，η级D触发器D输入端依次经历第二 时钟信号的下降沿，η级D触发器D输入端经历第二时钟信号下降沿的时间相差第一预定 时间ΔΤ。
[0072] 可选地，在本实例中，还可以与图12所示的实例中的类似，增加一个反向器61，连 接在第一时钟信号与各级D触发器的时钟端之间，所以各级D触发器时钟端的时钟信号为 对第一时钟信号进行无延迟逻辑非处理后得到的第三时钟信号，这样，η级D触发器的D输 入端是下降沿的第二时钟信号作为输入，在η级D触发器的时钟端是采用第三时钟信号的 上升沿作为判断，则η级D触发器D时钟端同时经历第三时钟信号的上升沿，η级D触发器 的D输入端依次经历第二时钟信号的下降沿，η级D触发器的D输入端经历第二时钟信号 下降沿的时间相差第一预定时间AT。
[0073] 如图16所示，为本发明随机数生成装置实施例中采用5级D触发器的实例的电路 时序图，该实例可以对应图4所示的实例中的结构，所采用的5级D触发器为上升沿触发 器，因此，在该实例中，根据输入信号的时序图，根据时钟端经历第二时钟信号的上升沿的 情况以及Ts、Th的时间关系，对于第1级D触发器，输入信号在Ts+Th时间窗内没有变化， 所以第1级D触发器输出端没有发生亚稳态，第1级D触发器输出低电平；第2级D触发器 的Th为负值，不能满足D触发器的保持时间，所以第2级D触发器的输出端有可能发生亚 稳态；第3级D触发器的Th同样为负值，Ts和Th均不能满足D触发器的建立时间和保持 时间，所以第3级D触发器的输出端有可能发生亚稳态；第4级D触发器的Ts时间太短，不 能满足D触发器的建立时间，所以第4级D触发器的输出端有可能发生亚稳态；第5级D触 发器的Ts和Th均满足D触发器的建立时间和保持时间，所以第5级D触发器输出端没有 发生亚稳态，第5级D触发器输出高电平。所以，在本实例中，第1级D触发器输出低电平、 第5级D触发器输出高电平，表明在这5个D触发器的时钟采样期间D触发器的D输入端 的输入信号存在一个上升沿，这正与前述的表1中的分析一致。另外，由于中间3级D触发 器的输出可能发生亚稳态，可以保证得到真随机数的随机性。
[0074] 最后应说明的是：以上实施例仅用以说明本发明的技术方案而非限制，尽管参照 较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的 技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。
【主权项】
1. 一种随机数生成装置，其特征在于，包括： 可调延迟模块，用于对第一时钟信号进行延迟，生成n个第二时钟信号，在控制信号的 控制下对所述n个第二时钟信号的延迟进行调整，其中，所述n个第二时钟信号相对于所述 第一时钟信号的延迟依次增大，n为大于或等于3的自然数； 存储模块，包括n级存储单元，所述n级存储单元包括第1级存储单元、中间级存储单 元和第n级存储单元，所述n个第二时钟信号和第三时钟信号分别作为所述n级存储单元 的输入信号和时钟信号，使得所述第1级存储单元和所述第n级存储单元的输出为正常状 态，所述中间级存储单元中至少有一级存储单元的输出为亚稳态，所述第一时钟信号与所 述第三时钟信号为同步信号； 同步逻辑模块，用于对所述n级存储单元的输出进行同步，以便得到所述n级存储单元 的稳定的输出，消除所述亚稳态； 延迟控制逻辑模块，用于根据所述n级存储单元的稳定的输出，生成所述控制信号，生 成并输出真随机数。2. 根据权利要求1所述的装置，其特征在于，所述n个第二时钟信号和所述第一时钟信 号分别作为所述n级存储单元的输入信号和时钟信号具体为： 所述n个第二时钟信号作为所述n级存储单元的输入信号，所述第三时钟信号作为所 述n级存储单元的时钟信号；或者 所述n个第二时钟信号作为所述n级存储单元的时钟信号，所述第三时钟信号作为所 述n级存储单元的输入信号。3. 根据权利要求1所述的装置，其特征在于，所述延迟控制逻辑模块用于根据所述第1 级存储单元的稳定的输出和所述第n级存储单元的稳定的输出，生成所述控制信号；其中， 当所述第1级存储单元的稳定的输出与所述第n级存储单元的稳定的输出不是期望的时钟 变化沿时，生成表示增加或减少延迟的控制信号。4. 根据权利要求1所述的装置，其特征在于，所述可调延迟模块包括串联连接的n个延 迟单元，每个延迟单元输出1个第二时钟信号，所述n个延迟单元中的第1个延迟单元的延 迟在所述控制信号的控制下进行调整。5. 根据权利要求1或2所述的装置，其特征在于，所述第一时钟信号与所述第三时钟信 号为同一个时钟信号；或者，所述第三时钟信号为对所述第一时钟信号进行无延迟逻辑处 理后得到的时钟信号。6. -种随机数生成方法，其特征在于，包括： 对第一时钟信号进行延迟，生成n个第二时钟信号，在控制信号的控制下对所述n个第 二时钟信号的延迟进行调整，其中，所述n个第二时钟信号相对于所述第一时钟信号的延 迟依次增大，n为大于或等于3的自然数； 将所述n个第二时钟信号和第三时钟信号分别作为n级存储单元的输入信号和时钟信 号，使得第1级存储单元和第n级存储单元的输出为正常状态，中间级存储单元中至少有一 级存储单元的输出为亚稳态，其中，所述n级存储单元包括所述第1级存储单元、所述中间 级存储单元和所述第n级存储单元，所述第一时钟信号与所述第三时钟信号为同步信号； 对所述n级存储单元的输出进行同步，以便得到所述n级存储单元的稳定的输出，消除 所述亚稳态； 根据所述n级存储单元的稳定的输出，生成所述控制信号，生成并输出真随机数。7. 根据权利要求6所述的方法，其特征在于，所述n个第二时钟信号和所述第一时钟信 号分别作为所述n级存储单元的输入信号和时钟信号具体为： 所述n个第二时钟信号作为所述n级存储单元的输入信号，所述第三时钟信号作为所 述n级存储单元的时钟信号；或者 所述n个第二时钟信号作为所述n级存储单元的时钟信号，所述第三时钟信号作为所 述n级存储单元的输入信号。8. 根据权利要求6所述的方法，其特征在于，所述生成所述控制信号具体为： 根据所述第1级存储单元的稳定的输出和所述第n级存储单元的稳定的输出，生成所 述控制信号；其中，当所述第1级存储单元的稳定的输出与所述第n级存储单元的稳定的输 出不是期望的时钟变化沿时，生成表示增加或减少延迟的控制信号。9. 根据权利要求6所述的方法，其特征在于，所述生成n个第二时钟信号具体为： 将所述第一时钟信号输入串联连接的n个延迟单元，每个延迟单元输出1个第二时钟 信号，从而生成n个第二时钟信号，其中，所述n个延迟单元中的第1个延迟单元的延迟在 所述控制信号的控制下进行调整，生成第1个第二时钟信号。10. 根据权利要求6或7所述的方法，其特征在于，所述第一时钟信号与所述第三时钟 信号为同一个时钟信号；或者，所述第三时钟信号为对所述第一时钟信号进行无延迟逻辑 处理后得到的时钟信号。
【专利摘要】本发明涉及一种随机数生成装置和方法。该装置包括：可调延迟模块，用于对第一时钟信号进行延迟，生成n个第二时钟信号，在控制信号的控制下对n个第二时钟信号的延迟进行调整；存储模块，包括n级存储单元，n级存储单元包括第1级存储单元、中间级存储单元和第n级存储单元；同步逻辑模块，用于对n级存储单元的输出进行同步；延迟控制逻辑模块，用于根据n级存储单元的稳定的输出，生成控制信号，生成并输出真随机数。本发明用以提高触发器的输出发生亚稳态的可能性，实现根据触发器输出端的亚稳态生成真随机数，且不用采用专门的时钟产生异步输入信号，降低芯片的复杂度。
【IPC分类】G06F7/58
【公开号】CN105242903
【申请号】CN201510689294
【发明人】刘忠志
【申请人】昆腾微电子股份有限公司
【公开日】2016年1月13日
【申请日】2015年10月21日