过FPGA内部的锁相环(Phase LockedLoop,PLL)产生，同步信号边沿产生模块202通过基准时钟信号生成模块204对同步信号进行采样，得到同步信号的上升沿信号和下降沿信号；同步信号边沿检测模块203，对上升沿信号进行检测，得到有效上升沿信号，并且，对下降沿信号进行检测，得到有效下降沿信号。
[0084]具体的，当同步信号边沿检测模块203检测到相邻的两个上升沿信号中在后的第二上升沿信号与在先的第一上升沿信号之间的时间间隔大于第一阈值时，确定第二上升沿信号为有效上升沿信号；
[0085]当同步信号边沿检测模块203检测到有效上升沿信号后的第一下降沿信号与有效上升沿信号之间的时间间隔大于第二阈值时，确定第一下降沿信号为有效下降信号。
[0086]在一个具体的例子中，市电交流信号频率为50Hz，也可能在一定范围内变化，所以周期为20ms左右。因此，同步信号的两个有效上升沿信号之间的距离为1ms左右。同步信号有效高电平为0.5ms?9.5ms，假定需要滤除的边沿毛刺为边沿信号附近1us范围内的信号波动，所以，当同步信号边沿检测模块203检测到相邻两个上升沿信号中在后的第二上升沿信号与在先的第一上升沿信号之间的时间间隔大于第一阈值9.51ms (即有效高电平最大值9.5ms+滤除范围1us的时间间隔)时，可以确定第二上升沿信号为有效上升沿信号；当同步信号边沿检测模块203检测到第二上升沿信号为有效上升沿信号后，与有效上升沿信号之间的时间间隔大于第二阈值0.0lms (滤除范围1us的时间间隔)的第一个下降沿信号就可以确定为有效下降沿信号。
[0087]当启动计数器模块205检测到有效上升沿信号时，则启动同步信号周期计数器207 ;当启动计数器模块205检测到有效下降沿信号时，则启动同步脉冲计数器208 ；
[0088]可选的，启动计数器模块205还用于，当80ms内检测不到有效下降沿信号时，则进入输出脉冲产生模块210，输出常高电平给可控硅，其目的是为了当检测模块在4个周期内检测不到有效同步信号时输出高电平给可控硅触发极，使可控硅始终保持导通状态。
[0089]处理模块206，根据有效上升沿信号将同步信号分为第一奇数组信号和第一偶数组信号；根据有效下降沿信号将同步信号分为第二奇数组信号和第二偶数组信号。同步信号周期计数器207利用基准时钟信号对第一奇数组信号的一个周期进行计时，得到第一周期信号cnt_CyClel ;对第一偶数组信号的一个周期进行计时，得到第二周期信号cnt_cycle2 ；
[0090]同步脉冲计数器208利用基准时钟信号对第二奇数组信号的一个周期进行计时，得到第一脉冲信号cnt_pulSel ;对第二偶数组信号的一个周期进行计时，得到第二脉冲信号 cnt_pulse2 ；
[0091]使能信号产生模块209用于，当第一脉冲信号和第二周期信号满足下式条件:
[0092]cnt_pulsel = cnt_cycle2* (2n_l)/4，η 为 I 或 2 (式 5)
[0093]或者，当第二脉冲信号和第一周期信号满足下式条件:
[0094]cnt_pulse2 = cnt_cyclel* (2η_1)/4，η 为 I 或 2 (式 6)
[0095]生成触发脉冲使能信号；
[0096]延时值寄存器211，用于缓存延时值。
[0097]可选的，当外部预先设有延时值时，则通过从延时值寄存器211中，获取缓存的延时值。基于上述公式5和公式6，在考虑延时的情况下，
[0098]cnt_pulsel = cnt_cycle2* (2n_l)/4+延时值，η 为 I 或 2 (式 7)
[0099]或者，
[0100]cnt_pulse2 = cnt_cyclel* (2η_1)/4+延时值，η 为 I 或 2 (式 8)
[0101]生成触发脉冲使能信号。
[0102]输出脉冲产生模块210,根据触发脉冲使能信号输出可控娃触发信号；
[0103]可选的，输出脉冲产生模块210，还用于当80ms内检测不到有效下降沿信号时，输出常高电平给可控硅的触发极，其目的同样是为了当检测模块在4个周期内检测不到有效同步信号时输出高电平给可控硅触发极，使可控硅始终保持导通状态。
[0104]本实施例提供的基于FPGA的可控硅触发脉冲的控制系统，通过同步信号产生电路对市电交流信号进行整流输出同步信号，同步信号周期与市电交流信号周期相同。利用外部时钟所输出的基准时钟信号，根据有效上升沿信号和有效下降沿信号对同步信号中的奇数组信号和偶数组信号的一个周期分别进行计时，当计时结果满足预定条件时，触发脉冲产生模块输出可控硅触发信号。因此实现了可控硅触发信号的输出位置是不断随着同步信号周期变化而改变的。由于同步信号的周期与市电交流信号的周期相同，即市电交流信号周期变化时，输出的可控硅触发信号的位置也会随之相应变化。因此，当市电交流信号不稳定时，也同样可以保证输出的可控硅触发脉冲的位置精准。通过FPGA实现可控硅触发脉冲的输出，不占用系统的资源，使得系统中的CPU可以高效率的处理其他工作。
[0105]图3为本发明实施例3中的提供的市电交流信号、同步信号、可控硅触发信号的时序图；
[0106]如图3所示，市电交流信号的频率为50Hz，周期为20ms左右。通过对市电交流信号进行采样得到同步信号，在本实施例中，同步信号为方波。同步信号周期与市电交流信号周期相同。同步信号的高有效电平为0.5ms?9.5ms，所以同步信号高有效电平出现在市电交流信号的正半波范围内。根据有效上升沿信号将同步信号分为第一奇数组信号和第一偶数组信号；根据有效下降沿信号将同步信号分为第二奇数组信号和第二偶数组信号。同步信号周期计数器利用基准时钟信号对第一奇数组信号的一个周期进行计时，得到第一周期信号cnt_cyclel ;对第一偶数组信号的一个周期进行计时，得到第二周期信号cnt_cycle2 ;同步脉冲计数器利用基准时钟信号对第二奇数组信号的一个周期进行计时，得到第一脉冲信号cnt_pulSel ;对第二偶数组信号的一个周期进行计时，得到第二脉冲信号 cnt_pulse2 ;当 cnt_pulsel = cnt_cycle2* (2n-l) /4, η 为 I 或 2,或者，cnt_pulse2 =cnt_cyclel*(2n-l)/4, η为I或2,(若外部预先设有延时值时，则当满足cnt_pulsel =cnt_cycle2* (2n_l) /4+ 延时值,η 为 I 或 2,或者，cnt_pulse2 = cnt_cyclel* (2n_l) /4+ 延时值，η为I或2)生成触发脉冲使能信号，输出脉冲产生模块根据触发脉冲使能信号输出图3所示的可控硅触发信号。
[0107]本实施例提供的市电交流信号、同步信号、可控硅触发信号的时序图，通过同步信号产生电路对市电交流信号进行整流输出同步信号，同步信号周期与市电交流信号周期相同。根据有效上升沿信号和有效下降沿信号对同步信号中的奇数组信号和偶数组信号的一个周期分别进行计时，当计时结果满足预定条件时，触发脉冲产生模块输出可控硅触发信号。因此实现了可控硅触发信号的输出位置是不断随着同步信号周期变化而改变的。由于同步信号的周期与市电交流信号的周期相同，即市电交流信号周期变化时，输出的可控硅触发信号的位置也会随之相应变化。因此，当市电交流信号不稳定时，也同样可以保证输出的可控硅触发脉冲的位置精准。
[0108]专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各