多核dsp中支持软硬件数据一致性的处理方法及系统的制作方法
【技术领域】
[0001 ]本发明实施例涉及DSP体系结构技术领域，尤其涉及一种多核DSP中支持软硬件数 据一致性的处理方法与系统。
【背景技术】
[0002] 从数字信号处理(Digital Signal Processing，简称DSP)体系结构的发展历史和 应用场景来看，一般认为，DSP在用户易用性和可编程性方面的要求要略微弱于CPU，在高功 效性方面的要求要强于CPU。当前，DSP已经进入多核时代，尽管和传统的多核CPU-样，多核 DSP-般通过多级缓存(Cache)机制来缓解存储墙问题，但是在是否采用CPU中的监听、目录 等完整的硬件数据一致性机制方面，不同的DSP厂商还存在分歧。
[0003] 一方面，以德州仪器为代表的传统DSP厂商采用的是软件管理的数据一致性机制， 这种机制和传统DSP中需要程序员负责数据的搬移、摆放，从而提高访存的精确性和效率的 方法是一脉相承的。在该机制中，DSP硬件仅支持少量的支持区间可配置的Cache写回、无效 等操作，调用的时机和如何配置则交给了程序员。这种机制既避免了硬件数据一致性机制 的复杂的面积时序开销，又使得程序员能够在核间的数据需要共享时进行精确的管理，提 高访存效率。然而，该机制一个明显的缺陷是增加了程序员的工作量。
[0004] 另一方面，以Tensilica、CEVA等为代表的新兴DSP厂商在多核DSP设计中则采用了 硬件数据一致性机制。在这种方案中，数据的一致性由硬件自动维护，程序员不需要过多参 与多核之间数据的生产消费过程。然而，由于程序员无法精确控制数据的生产消费的过 程，在一些情况下会造成效率的降低。如在不需要数据共享的区域，DSP依然会按照硬件机 制本身进行查询并发送侦听请求等操作，这将会带来效率方面的损失。此外，由于硬件机制 是按照Cache行的粒度进行数据一致性维护的，天然适合少量数据多次共享的情况，在大批 量数据集中共享的情形下，包含过多的查询、侦听等请求的硬件数据一致性机制和程序员 主动管理的方案(软件数据一致性机制)相比也会有效率方面的损失。
[0005] 目前存在的两种多核DSP数据一致性机制各有利弊，尚缺乏一种数据一致性机制 能够在两种方案中灵活切换、兼具两种方案优点的多核DSP存储通路的技术解决方案。
【发明内容】
[0006] 本发明提供的一种多核DSP中支持软硬件数据一致性的处理方法与系统，可以实 现在根据数据共享的程度而选择在软件数据一致性和硬件数据一致性之间灵活切换，兼具 两种方案优点。
[0007] 本发明提供的一种多核DSP中支持软硬件数据一致性的处理方法包括：
[0008] 在多核数字信号处理器DSP结构中增加地址范围寄存器组ABR，所述ABR的内容和 多个一级数据缓存L1DC通过多级寄存器的直连；
[0009] 在所述L1DC中增加判断/发送逻辑JSL，所述JSL根据所述ABR的内容、当前请求或 替换请求的属性信息，生成不同的请求命令经过片上网络分流发送给最后一级缓存LLC;
[0010] 在所述LLC中建立一致性流水线MCP，根据预先设置的请求命令的处理规则，对所 述MCP中对接收到的分流过来的不同请求命令进行处理以选择采用软件一致性协议管理 或者采用硬件一致性协议管理。
[0011] 在上述方案的基础上，进一步地，所述ABR包括：
[0012] 硬件一致性基地址寄存器HCBAR;
[0013] 硬件一致性字长度寄存器HCWCR;
[0014]硬件一致性区域使能寄存器HCRER;
[0015] 其中所述HCBAR和HCWCR的宽度H等于系统的地址总线的位宽，所述HCRER的有效位 为1位，其它为保留位；
[0016] 用户通过配置总线配置上述三个寄存器设置采用硬件一致性管理的空间的起始 地址、长度和使能位。
[0017] 在上述方案的基础上，进一步地，所述用户通过配置总线配置上述三个寄存器设 置采用硬件一致性管理的空间的起始地址、长度和使能位包括：
[0018] 第一步，写寄存器HCBAR，写入的内容表示采用硬件一致性管理的空间的起始地 址；
[0019] 第二步，写寄存器HCWCR，写入的内容表示采用硬件一致性管理的空间的长度；
[0020] 第三步，将寄存器HCRER的最低位写1;
[0021] 其中，
[0022] 空间的起始地址要和LLC的缓存长度的边界对齐，硬件一致性字长度是LLC的缓存 行包含字数的整倍数；
[0023] 定义Vhcrer为HCRER寄存器的内容，则当Vhcrer的最低位为1时，Vhcrer到Vhcrer+4*Vhcrer 的空间为采用硬件一致性协议管理的地址空间。
[0024] 在上述方案的基础上，进一步地，所述当前请求或替换请求的属性信息包括：地 址、命中和缺失彳目息。
[0025]在上述方案的基础上，进一步地，在软件一致性协议管理和硬件一致性协议管理 之间的转换处理方法，包括：
[0026]第一步，将包含被转换的地址区域的所有的L1DC的缓存行写回并无效；
[0027]第二步，将包含被转换的地址区域的所有的LLC的缓存行写回并无效；
[0028]第三步，设置ASR寄存器，设置新的采用硬件或者软件一致性协议的地址区间。 [0029]本发明还提供一种多核DSP中支持软硬件数据一致性的系统，包括：
[0030]各DSP内核内的一级数据缓存L1DC中设置判断/发送逻辑JSL，用于根据所述ABR的 内容、当前请求或替换请求的属性信息，生成不同的请求命令经过片上网络分流发送给最 后一级缓存LLC;
[0031] 地址范围寄存器组ABR，所述ABR的内容和多个一级数据缓存L1DC通过多级寄存器 的直连；
[0032]最后一级缓存LLC，在所述LLC中设置一致性流水线MCP，用于根据预先设置的请求 命令的处理规则，对所述MCP中对接收到的分流过来的不同请求命令进行处理以选择采用 软件一致性协议管理或者采用硬件一致性协议管理；
[0033]外部存储器控制器，与所述LLC连接；
[0034] 在上述技术方案的基础上，进一步地，所述ABR包括：
[0035] 硬件一致性基地址寄存器HCBAR;
[0036] 硬件一致性字长度寄存器HCWCR;
[0037] 硬件一致性区域使能寄存器HCRER;
[0038] 其中所述HCBAR和HCWCR的宽度H等于系统的地址总线的位宽，所述HCRER的有效位 为1位，其它为保留位；
[0039]用户通过配置总线配置上述三个寄存器设置采用硬件一致性管理的空间的起始 地址、长度和使能位。
[0040] 本发明实施例提供的一种多核DSP中支持软硬件数据一致性的处理方法与系统具 有以下优点：
[0041] (1)兼具软件数据一致性方案和硬件数据一致性方案的优点，使用本发明程序员 既可以将不需要共享或需要少量共享的数据设置为采用软件数据一致性协议管理，提高数 据访问效率，又可以将需要多次共享的变量采用硬件一致性协议管理，由硬件自动维护数 据的一致性，减少自己的编程工作量。
[0042] (2)硬件开销小。本发明提出的机制，相对于传统的采用硬件一致性协议的机制， 增加的硬件不多，对时序、面积和功耗的影响都比较小。
[0043] (3)用户使用方便。本发明提供的控制寄存器使得用户可以灵活地设置采用硬件 一致性协议地址区间，本发明提供了地址区间在采用软件一致性方案和硬件一致性方案转 换时的流程。用户使用和切换时均比较灵活方便。
【附图说明】
[0044] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作一简单地介绍。
[0045]图1为本发明多核DSP中支持软硬件数据一致性的处理方法的实施例的流程图； [0046]图2是地址范围寄存器组ABR示意图；
[0047]图3为本发明多核DSP中支持软硬件数据一致性的处理系统的实施例架构图；
[0048]图4为图3中L1DC的判断/发送逻辑处理读写请求执行流程图；
[0049]图5为图3中L1DC的判断/发送逻辑处理行替换请求的流程图；
[0050] 图6为图3中LLC的混合一致性流水线(MCP)的结构示意图。
【具体实施方式】
[0051] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例 中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
[0052]图1为本发明多核DSP中支持软硬件数据一致性的处理方法的实施例一的流程图， 如图1所示，该方法包括：
[0053] 步骤101、在多核数字信号处理器DSP结构中增加地址范围寄存器组（Address Bound Registers，简称ABR)，所述ABR