一种高速大数据量信息处理系统的制作方法
【专利摘要】一种高速大数据量信息处理系统，涉及组合导航及图像处理技术领域，包括多核DSP处理模块、FPGA数据预处理模块、高速接口模块和其他附属电路组成。其中，多核DSP处理模块是数据核心处理模块，负责数据处理、信息流控制、对外信息交互等功能。FPGA数据预处理模块负责外部数据编解码预处理、逻辑控制、图像显示等功能。高速接口模块包括高速以太网接口、Spacewire接口、高速扩展接口等，实现与外部高速数据传输。系统其他附属电路模块包括时钟模块、电源模块等；本发明实现的高速数据处理系统可以用于运行IMU/GPS/星光三组合导航算法，相比于单DSP多板、多DSP单板或多DSP多板的系统方案，具有集成度高、成本低、处理能力强、接口丰富等显著特点。
【专利说明】
一种高速大数据量信息处理系统
技术领域
[0001]本发明涉及一种组合导航及图像处理技术领域，特别是一种高速大数据量信息处理系统。
【背景技术】
[0002]在组合导航及图像处理等技术领域，大量的导航数据和图像对信号实时处理能力要求越来越高、数据处理复杂度越来越大，组合导航要求采用能够自动进行匹配的方法，而且要求相当高的精度和很高的实时性，这些都要求对图像匹配算法的研究更加深入。而同时其应用环境对系统功耗、尺寸又有着严格的限制，由于受单个DSP处理器资源的限制，其在高速数据采集处理和实时分析、信号大量处理和运算等方面不能满足其要求。因此需要运算速度更快、容量更大、功耗更低的数字处理平台来实现这些功能需求。基于单核DSP的信号处理实现方式难以适应大运算量实时处理的新需求，传统的DSP互联技术是将多个单核DSP用高速接口连接在一起，其数据的实时传输能力、主控制DSP处理器的资源开销将会随串连的从处理DSP处理器数量的增加而成为系统的瓶颈，从而限制系统的扩展和实际处理性能的提高，其并不能充分满足数据量大、实时性强的信号处理领域的处理要求，同时这样的系统架构会带来功耗和尺寸方面的问题。
【发明内容】
[0003]本发明的目的在于克服现有技术的上述不足，提供一种高速大数据量信息处理系统，该系统采用多核DSP在功耗和芯片面积、执行效率方面具有明显优势，可以实现高速实时并行处理平台的小型化、低功耗设计，显著提高信息处理系统的信号与信息处理能力。
[0004]本发明的上述目的是通过如下技术方案予以实现的:
[0005]—种高速大数据量信息处理系统，包括高速接口模块、多核DSP电路模块、FPGA数据预处理模块和附属电路模块；
[0006]高速接口模块:接收外部设备传来的远程数据、信息处理板间数据和总线数据;接收多核DSP电路模块传来的远程数据请求信号和板间数据请求信号，将远程数据和信息处理板间数据发送给多核DSP电路模块;接收FPGA数据预处理模块传来的总线差分数据请求信号，将总线数据发送给FPGA数据预处理模块；
[0007]多核DSP电路模块:发送远程数据请求信号至高速接口模块，接收高速接口模块传来的远程数据;发送板间数据请求信号至高速接口模块，接收高速接口模块传来的信息处理板间数据;接收FPGA数据预处理模块传来的状态预处理数据；当接收FPGA数据预处理模块传来的状态控制信号后，多核DSP模块对远程数据、信息处理板间数据、状态预处理数据进行信息融合，生成标准化状态信息，并将标准化状态信息传输回FPGA数据预处理模块；
[0008]FPGA数据预处理模块:接收外部系统传来的串口数据和模拟信号;将串口数据转换为总线差分数据请求信号，将总线差分数据请求信号发送至高速接口模块;接收高速接口模块传来的总线数据;将模拟信号转换成数字信号;对总线数据和数字信号依次进行滤波、去噪、编解码预处理生成状态预处理数据，将状态预处理数据发送给多核DSP电路模块；发送状态控制信号至多核DSP电路模块;接收多核DSP电路模块传来的标准化状态信息；
[0009]附属电路模块:为多核DSP电路模块提供DSP时钟信号和DSP电源;为FPGA数据预处理模块提供FPGA时钟信号和FPGA电源。
[0010]在上述的一种高速大数据量信息处理系统，所述高速接口模块包括千兆网接口、Spacewire接口和Rapid1接口 ；千兆网接口接收外部设备传送来的远程数据，在接收到多核DSP电路模块传来的远程数据请求信号后，将远程数据传输至多核DSP电路模块;Rapid1接口接收外部设备传来的信息处理板间数据，在接收到多核DSP电路模块传来的板间数据请求信号后，将信息处理板间数据传输至多核DSP电路模块;Spacewire接口接收外部设备传来的总线数据，在接收到FPGA数据预处理模块传来的总线差分数据请求信号后，将总线数据传输至FPGA数据预处理模块。
[0011 ]在上述的一种高速大数据量信息处理系统，所述多核DSP电路模块包括多核DSP模块、Flash模块、DDR模块和EEPROM模块；
[0012]多核DSP模块:发送远程数据请求信号至高速接口模块;接收高速接口模块传来的远程数据，将远程数据发送至DDR模块;发送板间数据请求信号至高速接口模块，接收高速接口模块传来的信息处理板间数据，将信息处理板间数据发送至Flash模块;接收FPGA数据预处理模块传来的状态预处理数据；当接收FPGA数据预处理模块传来的状态控制信号后，多核DSP模块对远程数据、信息处理板间数据、状态预处理数据进行信息融合，生成标准化状态信息，并将标准化状态信息传输回FPGA模块；
[0013]DDR模块:接收多核DSP模块传来远程数据，存储远程数据；当多核DSP电路模块接收FPGA数据预处理模块传来的状态控制信号后，传输存储的远程数据至多核DSP电路模块；
[0014]Flash模块:接收多核DSP模块传来的信息处理板间数据，存储信息处理板间数据；当多核DSP电路模块接收FPGA数据预处理模块传来的状态控制信号后，传输存储的信息处理板间数据至多核DSP电路模块；
[0015]EEPROM模块接收到多核DSP存放系统的状态预处理数据存储信号，存储系统状态预处理数据；当多核DSP电路模块接收FPGA数据预处理模块传来的状态控制信号后，传输存储的系统状态预处理数据至多核DSP电路模块；
[0016]在上述的一种高速大数据量信息处理系统，FPGA数据预处理模块包括FPGA模块、扩展422串口模块和AD采集模块；
[0017]扩展422串口模块:接收外部系统传来的串口数据；当接收到FPGA模块传来的串口数据采集控制信号后，对串口数据依次进行数据读入、滤波、去噪、解码处理，生成总线差分数据请求信号，通过FPGA模块发送至高速接口模块;并将串口数据写入FPGA模块的内部缓存；
[0018]AD采集模块:接收外部系统传来模拟信号；当接收到FPGA模块传来的AD转换控制信号后，对模拟信号进行数据采集、AD转换，生成AD转换后的数字信号，将数字信号发送给FPGA模块；
[0019]FPGA模块:发送串口数据采集控制信号至扩展422串口模块;接收扩展422串口模块传来的串口数据，并写入FPGA模块的内部缓存;接收收扩展422串口模块传来的总线差分数据请求信号;将总线差分数据请求信号发送至高速接口模块;接收高速接口模块传来的总线数据;发送AD转换控制信号至AD采集模块;接收AD采集模块传来的AD转换后的数字信号;接收高速接口模块传来的总线数据;对数字信号和总线数据依次进行滤波、去噪、编解码预处理生成状态预处理数据，将状态预处理数据发送给多核DSP电路模块;FPGA模块发送给多核DSP电路模块控制信号，接收多核DSP电路模块发送的标准化状态信息。
[0020]在上述的一种高速大数据量信息处理系统，所述的附属电路模块包括时钟模块和电源模块;时钟模块为多核DSP电路模块和FPGA数据预处理模块提供时钟信号；电源模块为多核DSP电路模块和FPGA数据预处理模块提供电源。
[0021]在上述的一种高速大数据量信息处理系统，所述时钟模块包括多个时钟源，分别为多核DSP电路模块提供I路66.67MHZ时钟信号、3路100MHZ时钟信号、2路312.5MHZ时钟信号;为FPGA提供I路50MHZ时钟源。
[0022]在上述的一种高速大数据量信息处理系统，所述的多核DSP模块对远程数据、信息处理板间数据、状态预处理数据依次进行滤波去噪、图像分割、图像增强处理，然后进行数据配准，通过坐标变换和单位换算，把接收到的远程数据、信息处理板间数据、状态预处理数据变换成统一的表达形式，采用卡尔曼滤波算法进行数据融合，得到融合后的系统标准化状态信息。
[0023]在上述的一种高速大数据量信息处理系统，外部系统与高速大数据量信息处理系统之间数据双向传输的速率为12500M/min数据位的，高速大数据量系统中SpaceWire总线数据传输速率为200Mbps。
[0024]在上述的一种高速大数据量信息处理系统，所述的多核DSP模块设置有支持10/100/1 OOOMbps数据传输速度的千兆网端口，实现与远程终端的高速数据传输。
[0025]在上述的一种高速大数据量信息处理系统，所述的多核DSP电路模块存储容量:SDRAM—4Gbit;带宽>200MB/s;固态存储器采用NAND FLASH具备512Mb容量，E2PR0M: 1M。
[0026]本发明与现有技术相比具有如下优点:
[0027](I)本发明区别于【背景技术】，采用了基于FPGA+多核DSP的并行处理硬件架构。通过高性能DSP芯片，每秒可执行几百G次的浮点运算，能很好的满足复杂算法的需求。对一些结构较为简单的底层信号处理，采用FPGA硬件实现。能够兼顾DSP芯片的处理速度和FPGA可重配置的灵活性，合理划分系统中不同类型的处理任务，从软件和硬件两方面发挥各自的优势，有效地提高了系统内算法的执行效率。
[0028](2)多核DSP电路模块多核DSP运行基于MPI的并行处理算法，有效地解决了组合导航数据的并行处理，其8核并行处理时间最小为单核的1/7;系统存储容量:SDRAM—4Gbit(4*64M*16bit)，带宽>200MB/s;固态存储器采用NAND FLASH具备512Mb(64M*8bit)容量，E2PR0M: 1M。大大提高了系统存储空间与效率，实现了多种信号的实时、方便传输、海量存储、信息融合等信号处理要求；
[0029](3)FPGA数据预处理模块是应用在前端的数据流处理，执行数据采集、滤波等预处理任务，实现了SpaceWire或LVDS总线数据的接收和发送、外部数据A/D转换以及RS422串口的图像及数据的预处理;在60秒时间内，外部系统与高速大数据量系统之间可完成12500M数据位的双向传输，系统的高速数据总线接口数据传输速率可达到200Mbps，方便实现了远程数据、板间数据、Spacewire总线数据获取及传输等要求；
[0030](4)本发明实现的高速数据处理系统可以用于运行IMU/GPS/星光三组合导航算法，相比于单DSP多板、多DSP单板或多DSP多板的系统方案，具有集成度高、成本低、处理能力强、接口丰富等显著特点。
【附图说明】
[0031]图1为本发明高速大数据量信息处理系统结构框图；
[0032]图2为本发明高速大数据量信息处理系统电路原理图；
[0033]图3为本发明FPGA数据预处理模块SpaceWire信号驱动电路图；
[0034]图4为本发明高速数据接口模块SpaceWire信号驱动电路图。
【具体实施方式】
[0035]下面结合附图和具体实施例对本发明作进一步详细的描述:
[0036]本发明高速大数据量信息处理系统与外部系统之间数据双向传输的速率为12500M/min，高速大数据量系统中SpaceWire总线数据传输速率为200Mbps。
[0037]如图1所示为高速大数据量信息处理系统结构框图，由图可知，一种高速大数据量信息处理系统，包括高速接口模块、多核DSP电路模块、FPGA数据预处理模块和附属电路模块；
[0038]高速接口模块:接收外部设备传来的远程数据、信息处理板间数据和总线数据;接收多核DSP电路模块传来的远程数据请求信号和板间数据请求信号，将远程数据和信息处理板间数据发送给多核DSP电路模块;接收FPGA数据预处理模块传来的总线差分数据请求信号，将总线数据发送给FPGA数据预处理模块；
[0039]其中，高速接口模块包括千兆网接口、Spacewire接口和Rapid1接口 ；千兆网接口接收外部设备传送来的远程数据，在接收到多核DSP电路模块传来的远程数据请求信号后，将远程数据传输至多核DSP电路模块;Rapid1接口接收外部设备传来的信息处理板间数据，在接收到多核DSP电路模块传来的板间数据请求信号后，将信息处理板间数据传输至多核DSP电路模块;Spacewire接口接收外部设备传来的总线数据，在接收到FPGA数据预处理模块传来的总线差分数据请求信号后，将总线数据传输至FPGA数据预处理模块。
[0040]多核DSP电路模块:发送远程数据请求信号至高速接口模块，接收高速接口模块传来的远程数据;发送板间数据请求信号至高速接口模块，接收高速接口模块传来的信息处理板间数据;接收FPGA数据预处理模块传来的状态预处理数据；当接收FPGA数据预处理模块传来的状态控制信号后，多核DSP模块对远程数据、信息处理板间数据、状态预处理数据进行信息融合，生成标准化状态信息，并将标准化状态信息传输回FPGA数据预处理模块;多核DSP电路模块存储容量:SDRAM—4Gbit;带宽>200MB/s;固态存储器采用NANDFLASH具备512Mb 容量，E2PR0M:1M。
[0041 ] 其中，多核DSP电路模块包括多核DSP模块、Fiash模块、DDR模块和EEPROM模块;其中
[0042]多核DSP模块:发送远程数据请求信号至高速接口模块;接收高速接口模块传来的远程数据，将远程数据发送至DDR模块;发送板间数据请求信号至高速接口模块，接收高速接口模块传来的信息处理板间数据，将信息处理板间数据发送至Flash模块;接收FPGA数据预处理模块传来的状态预处理数据；当接收FPGA数据预处理模块传来的状态控制信号后，多核DSP模块对远程数据、信息处理板间数据、状态预处理数据进行信息融合，生成标准化状态信息，并将标准化状态信息传输回FPGA模块；
[0043]多核DSP模块对远程数据、信息处理板间数据、状态预处理数据依次进行滤波去噪、图像分割、图像增强处理，然后进行数据配准，通过坐标变换和单位换算，把接收到的远程数据、信息处理板间数据、状态预处理数据变换成统一的表达形式，采用卡尔曼滤波算法进行数据融合，得到融合后的系统标准化状态信息。
[0044]多核DSP模块设置有支持lO/lOO/lOOOMbps数据传输速度的千兆网端口，实现与远程终端的高速数据传输。
[0045]DDR模块:接收多核DSP模块传来远程数据，存储远程数据；当多核DSP电路模块接收FPGA数据预处理模块传来的状态控制信号后，传输存储的远程数据至多核DSP电路模块；
[0046]Flash模块:接收多核DSP模块传来的信息处理板间数据，存储信息处理板间数据；当多核DSP电路模块接收FPGA数据预处理模块传来的状态控制信号后，传输存储的信息处理板间数据至多核DSP电路模块；
[0047]EEPROM模块接收到多核DSP存放系统的状态预处理数据存储信号，存储系统状态预处理数据；当多核DSP电路模块接收FPGA数据预处理模块传来的状态控制信号后，传输存储的系统状态预处理数据至多核DSP电路模块。
[0048]FPGA数据预处理模块:接收外部系统传来的串口数据和模拟信号;将串口数据转换为总线差分数据请求信号，将总线差分数据请求信号发送至高速接口模块;接收高速接口模块传来的总线数据;将模拟信号转换成数字信号;对总线数据和数字信号依次进行滤波、去噪、编解码预处理生成状态预处理数据，将状态预处理数据发送给多核DSP电路模块；发送状态控制信号至多核DSP电路模块;接收多核DSP电路模块传来的标准化状态信息；
[0049]其中，FPGA数据预处理模块包括FPGA模块、扩展422串口模块和AD采集模块；
[0050]扩展422串口模块:接收外部系统传来的串口数据；当接收到FPGA模块传来的串口数据采集控制信号后，对串口数据依次进行数据读入、滤波、去噪、解码处理，生成总线差分数据请求信号，通过FPGA模块发送至高速接口模块;并将串口数据写入FPGA模块的内部缓存；
[0051]AD采集模块:接收外部系统传来模拟信号；当接收到FPGA模块传来的AD转换控制信号后，对模拟信号进行数据采集、AD转换，生成AD转换后的数字信号，将数字信号发送给FPGA模块；
[0052]FPGA模块:发送串口数据采集控制信号至扩展422串口模块;接收扩展422串口模块传来的串口数据，并写入FPGA模块的内部缓存;接收收扩展422串口模块传来的总线差分数据请求信号;将总线差分数据请求信号发送至高速接口模块;接收高速接口模块传来的总线数据;发送AD转换控制信号至AD采集模块;接收AD采集模块传来的AD转换后的数字信号;接收高速接口模块传来的总线数据;对数字信号和总线数据依次进行滤波、去噪、编解码预处理生成状态预处理数据，将状态预处理数据发送给多核DSP电路模块;FPGA模块发送给多核DSP电路模块控制信号，接收多核DSP电路模块发送的标准化状态信息。
[0053]附属电路模块:为多核DSP电路模块提供DSP时钟信号和DSP电源;为FPGA数据预处理模块提供FPGA时钟信号和FPGA电源。
[0054]其中，附属电路模块包括时钟模块和电源模块；时钟模块为多核DSP电路模块和FPGA数据预处理模块提供时钟信号；电源模块为多核DSP电路模块和FPGA数据预处理模块提供电源。
[0055]时钟模块包括多个时钟源，分别为多核DSP电路模块提供I路66.67MHZ时钟信号、3路100MHZ时钟信号、2路312.5MHZ时钟信号;为FPGA提供I路50MHZ时钟源。
[0056]如图2所示为高速大数据量信息处理系统电路原理图，由图可知，多核DSP芯片选用TI公司最新8核高性能处理器TMS320C6678芯片，通过高速接口模块实现与外部设备的高速数据交换，运行多任务并发程序实现包括图像在内的导航数据的高速处理。
[0057]DDR3SDRAM存储器给多核DSP处理器提供外部存储资源。DDR3 SDRAM存储器由4片DDR3存储器芯片K4B1G1646X-HCH9并联构成，单片存储容量IGbit，四片总共256MB*8bit。
[0058]Flash采用Nor Falsh芯片，通过SPI接口与DSP芯片连接，是系统程序的存储模块。
[0059 ] EEPROM芯片M24M01-HRMN6TP和DSP通过I化总线连接，用于存放系统的启动程序。
[0060]如图2所示为高速大数据量信息处理系统电路原理图，由图可知:
[0061 ] 多核DSP电路模块
[0062]多核DSP电路模块是核心数据处理模块，包括多核DSP、Flash电路、DDR电路和EEPROM电路所述多核DSP芯片选用TI公司最新8核高性能处理器TMS320C6678芯片，通过高速接口模块实现与外部设备的高速数据交换，运行多任务并发程序实现包括图像在内的导航数据的高速处理。所述DDR电路采用DDR3存储器，作为DSP程序的运行时装载控件。DDR3存储器四片并联，通过DSP的DDR3EMIF接口与DSP连接。所述Flash采用Nor Falsh芯片，通过SPI接口与DSP芯片连接，是系统的程序存储模块。所述EEPROM和DSP通过I2C总线连接，用于存放系统的启动程序。
[0063]多核DSP电路模块是多核DSP处理器进行数字信号处理的工作平台。图2给出了多核DSP电路模块的接口电路图。
[0064]多核DSP芯片选用TI公司最新8核高性能处理器TMS320C6678芯片，通过高速接口模块实现与外部设备的高速数据交换，运行多任务并发程序实现包括图像在内的导航数据的高速处理。
[0065]DDR3SDRAM存储器给多核DSP处理器提供外部存储资源。DDR3 SDRAM存储器由4片DDR3存储器芯片K4B1G1646X-HCH9并联构成，单片存储容量IGbit，四片总共256MB*8bit。
[0066]Flash采用Nor Falsh芯片，通过SPI接口与DSP芯片连接，是系统程序的存储模块。
[0067 ] EEPROM芯片M24M01-HRMN6TP和DSP通过I化总线连接，用于存放系统的启动程序。
[0068]FPGA数据预处理模块
[0069]FPGA数据预处理模块实现外部数据编解码预处理、逻辑控制、数据存储等功能，包括FPGA芯片、扩展422串口模块和AD采集模块。所述FPGA芯片选用Xilinx公司的XC3S200A芯片。所述扩展422串口模块通过FPGA、并串转换芯片TL16C752B、422串口芯片IL422组合而成。所述AD采集模块由FPGA连接AD转换芯片实现8路模拟量的数据采集，对系统的二次电压进行监控。FPGA与DSP芯片之间通过SPI总线连接，FPGA内部设计有FIFO存储器，DSP芯片通过SPI总线读写FPGA内部的FIFO存储器，进而实现与各种高速接口相连接的外设之间的数据通信。
[0070]FPGA数据预处理模块包括Xilinx的FPGA-XC3S200A芯片、基于MAX9152EUE的SpaceWire驱动电路、基于MAXl 166BCUP A/D转换芯片和CD4051BCMTC隔离芯片的AD采集电路。
[0071]AD采集电路负责完成系统二次电压和其他需要观测的模拟量的采集，AD芯片选用MAX1166BCUP，每次可对一个模拟量Analog-VO进行采集。FPGA控制MAX1166BCUP的AD采集过程。MAX1166B⑶P的模拟量输入Analog-VO通过一个多路隔离开关器件⑶4051BCMTC从8路模拟输入进行选择。CD4051BCMTC的有效模拟输入量主要是系统的二次电压，CD4051BCMTC的控制输入来自于 FPGA 的信号，分别是 FPGA-AD-ctlA、FPGA-AD-ctlB 和 FPGA-AD-ctlC。
[0072]扩展422串口模块通过FPGA、串口控制芯片TL16C752B、422串口芯片IL422组合而成。FPGA的控制信号输入到TL16C752B芯片，通过产生不同片选信号选择使用TL16C752B的1^1^1^1^8或1^1?1'(:，？?64的数据线连接到芯片111607528的数据端口，完成串口数据的读取或者写入。
[0073]高速接口模块
[0074]高速接口模块实现与外部设备的高速数据传输，包括高速千兆网接口、Spacewire接口和Rapid1接口等。
[0075]所述高速以太网接口是一个千兆网络接口，用于远程数据获取，DSP芯片通过内部的SGMII接口连接网络层物理芯片实现千兆网络通信。本发明采用的DSP芯片TMS320C6678具有两个对外的SGMII接口、以太交换和网络交换模块，本发明使用Marvell公司的88E1111物理层芯片实现千兆网络的连接。网络RJ45接口发送过来的带有调制数据的模拟信号经过A/D转换变成数字信号，然后依次经过均衡、整形滤波和译码后由接收单元传输到MAC芯片，实现数据的接收。
[0076]所述Rapid1接口是针对高性能嵌入式系统芯片间和板间互连而设计的通信接口，DSP芯片的4个Rapid1接口连接到FMC连接器，实现Rapid1接口的通信。串行Rapid1-SR1针对高性能嵌入式系统芯片间和板间互连而设计，它将是未来十几年中嵌入式系统互连的最佳选择。TMS320C6678提供4个Rapid1接口，本方案将4个串行Rapid1接口连接到FMC连接器，方便系统扩展。
[0077]所述SpaceWire接口是ESA联合欧洲空间公司和学术界共同制定的面向航天应用的新型高速数据总线标准，具有高速全双工、简单灵活、协议开放的特点，在本发明中FPGA通过驱动部件MAX9152EUE连接SpaceWire接口，FPGA运行Veri log程序实现SpaceWire数据的接收和发送，SpaceWire协议由FPGA中的编解码逻辑SPW-1P核实现。
[0078]如图3所示为FPGA数据预处理模块SpaceWire信号驱动电路图，如图4所示为高速数据接口模块SpaceWire信号驱动电路图，由图可知，FPGA预处理模块作为SpaceWire总线接口模块的控制器，通过MAX9152EUE驱动器件扩展SpaceWire接口，FPGA的信号线FPGA_SPW-TXDO-P和FPGA_SPW-TXD0-N、FPGA_SPW-TXS0_P和FPGA_SPW-TXS0_N、FPGA_SPff-TXD1-P和FPGA_SPW-TXD 1-N、FPGA_SPff-TXS 1-P和FPGA_SPW_TXS 1-N经过MAX915 2EUE驱动输出后分别作为 SpaceWire 总线的差分输出信号 SPW-TXDO-P 和 SPW-TXD0-N、SPW-TXS0-P 和 SPW-TXSO-N、SPW-TXD1-P 和 SPW-TXD1-N、SPW-TXS1-P 和 SPW-TXSl-N dpaceWire 总线的差分输入信号线SPW-RXDO-P和 SPW-RXDO-N、SPW-RXS0-P和 SPW-RXS0-N、SPff-RXD1-P和 SPW-RXD1-N、SPff-RXSl-P 和 SPW-RXSl-N 经过 MAX9152EUE 驱动后作为 FPGA 的输入信号 FPGA_SPW-RXD0-P 和FPGA_SPff-RXDO-N、FPGA_SPW-RXS0_P和FPGA_SPW-RXS0_N、FPGA_SPff-RXD1-P和FPGA_SPW_RXD1-N、FPGA_SPff-RXS 1-P和 SPW-RXS1-N。
[0079]附属电路模块
[0080]附属电路模块包括时钟模块和电源模块等。所述时钟模块包括多个时钟源，系统采用ICS85431和⑶CL6010RGZ时钟芯片产生系统需要的各个时钟源。所述附属电路的电源模块产生多种电压值的电源信号，电源模块通过UCD922、TPS4620、TPS54622和TPS54231等电源芯片产生这些不同电压值的电源信号，供DSP以及FPGA等模块使用。
[0081 ] 时钟电路模块由两片时钟控制芯片CDCE62005RGZT级联而成，第一片时钟芯片外接25MHZ晶振，通过FPGA对其寄存器进行设置后，第一片时钟芯片产生2路100MHZ(作为第二片时钟芯片的输入)、I路66.67MHZ(DDR3存储器使用)两种时钟信号。100MHZ的时钟信号再输入到第二片时钟芯片⑶CE62005RGZT，通过FPGA对其寄存器进行设置后，第二片时钟芯片产生三路100MHZ、2路312.5MHZ时钟信号，供系统各个模块使用。时钟电路还包括一个50MHZ晶振，其输出供给FPGA使用。
[0082]系统中各个模块需要的电压包括1.0￥、1.2￥、1.5￥、1.8￥、2.5￥、3.3￥、5￥等几种电压，在本发明中采用多片电源芯片来产生系统所需电压信号。系统电源输入12V，提供DSP核心模块使用的-0.75￥、1￥电压、1.27、1.5￥、1.8￥丄2￥、3.3￥电压，供卩?6厶使用的1￥电压、3.3￥电压信号，5￥电压信号作为输入，通过1^03618芯片产生1.5￥和0.75电压信号，通过AIC1084产生一路1.8V电压信号，通过LTS3507产生2路1.8V电压、2.5V电压和1.2V电压信号。
[0083]实施效果:
[0084]区别于【背景技术】，本发明通过采用基于FPGA+多核DSP的并行处理硬件架构，FPGA处理单元实现SpaceWire或LVDS总线数据的接收和发送以及图像数据的预处理，多核DSP运行可实现基于MPI的并行处理算法，有效的解决了组合导航数据高速、实时、方便传输、海量存储等处理要求。
[0085]本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
【主权项】
1.一种高速大数据量信息处理系统，其特征在于:包括高速接口模块、多核DSP电路模块、FPGA数据预处理模块和附属电路模块； 高速接口模块:接收外部设备传来的远程数据、信息处理板间数据和总线数据;接收多核DSP电路模块传来的远程数据请求信号和板间数据请求信号，将远程数据和信息处理板间数据发送给多核DSP电路模块;接收FPGA数据预处理模块传来的总线差分数据请求信号，将总线数据发送给FPGA数据预处理模块； 多核DSP电路模块:发送远程数据请求信号至高速接口模块，接收高速接口模块传来的远程数据;发送板间数据请求信号至高速接口模块，接收高速接口模块传来的信息处理板间数据;接收FPGA数据预处理模块传来的状态预处理数据；当接收FPGA数据预处理模块传来的状态控制信号后，多核DSP模块对远程数据、信息处理板间数据、状态预处理数据进行信息融合，生成标准化状态信息，并将标准化状态信息传输回FPGA数据预处理模块； FPGA数据预处理模块:接收外部系统传来的串口数据和模拟信号；将串口数据转换为总线差分数据请求信号，将总线差分数据请求信号发送至高速接口模块;接收高速接口模块传来的总线数据;将模拟信号转换成数字信号;对总线数据和数字信号依次进行滤波、去噪、编解码预处理生成状态预处理数据，将状态预处理数据发送给多核DSP电路模块;发送状态控制信号至多核DSP电路模块;接收多核DSP电路模块传来的标准化状态信息； 附属电路模块:为多核DSP电路模块提供DSP时钟信号和DSP电源;为FPGA数据预处理模块提供FPGA时钟信号和FPGA电源。2.根据权利要求1所述的一种高速大数据量信息处理系统，其特征在于:所述高速接口模块包括千兆网接口、Spacewire接口和Rapid1接口 ；千兆网接口接收外部设备传送来的远程数据，在接收到多核DSP电路模块传来的远程数据请求信号后，将远程数据传输至多核DSP电路模块;Rapid1接口接收外部设备传来的信息处理板间数据，在接收到多核DSP电路模块传来的板间数据请求信号后，将信息处理板间数据传输至多核DSP电路模块；Spacewire接口接收外部设备传来的总线数据，在接收到FPGA数据预处理模块传来的总线差分数据请求信号后，将总线数据传输至FPGA数据预处理模块。3.根据权利要求1所述的一种高速大数据量信息处理系统，其特征在于:所述多核DSP电路模块包括多核DSP模块、Flash模块、DDR模块和EEPROM模块； 多核DSP模块:发送远程数据请求信号至高速接口模块;接收高速接口模块传来的远程数据，将远程数据发送至DDR模块;发送板间数据请求信号至高速接口模块，接收高速接口模块传来的信息处理板间数据，将信息处理板间数据发送至Flash模块;接收FPGA数据预处理模块传来的状态预处理数据；当接收FPGA数据预处理模块传来的状态控制信号后，多核DSP模块对远程数据、信息处理板间数据、状态预处理数据进行信息融合，生成标准化状态信息，并将标准化状态信息传输回FPGA模块； DDR模块:接收多核DSP模块传来远程数据，存储远程数据；当多核DSP电路模块接收FPGA数据预处理模块传来的状态控制信号后，传输存储的远程数据至多核DSP电路模块；Flash模块:接收多核DSP模块传来的信息处理板间数据，存储信息处理板间数据；当多核DSP电路模块接收FPGA数据预处理模块传来的状态控制信号后，传输存储的信息处理板间数据至多核DSP电路模块； EEPROM模块接收到多核DSP存放系统的状态预处理数据存储信号，存储系统状态预处理数据；当多核DSP电路模块接收FPGA数据预处理模块传来的状态控制信号后，传输存储的系统状态预处理数据至多核DSP电路模块。4.根据权利要求1所述的一种高速大数据量信息处理系统，其特征在于:FPGA数据预处理模块包括FPGA模块、扩展422串口模块和AD采集模块； 扩展422串口模块:接收外部系统传来的串口数据；当接收到FPGA模块传来的串口数据采集控制信号后，对串口数据依次进行数据读入、滤波、去噪、解码处理，生成总线差分数据请求信号，通过FPGA模块发送至高速接口模块;并将串口数据写入FPGA模块的内部缓存； AD采集模块:接收外部系统传来模拟信号；当接收到FPGA模块传来的AD转换控制信号后，对模拟信号进行数据采集、AD转换，生成AD转换后的数字信号，将数字信号发送给FPGA丰旲块; FPGA模块:发送串口数据采集控制信号至扩展422串口模块;接收扩展422串口模块传来的串口数据，并写入FPGA模块的内部缓存;接收收扩展422串口模块传来的总线差分数据请求信号;将总线差分数据请求信号发送至高速接口模块;接收高速接口模块传来的总线数据;发送AD转换控制信号至AD采集模块;接收AD采集模块传来的AD转换后的数字信号;接收高速接口模块传来的总线数据;对数字信号和总线数据依次进行滤波、去噪、编解码预处理生成状态预处理数据，将状态预处理数据发送给多核DSP电路模块;FPGA模块发送给多核DSP电路模块控制信号，接收多核DSP电路模块发送的标准化状态信息。5.根据权利要求1所述的一种高速大数据量信息处理系统，其特征在于:所述的附属电路模块包括时钟模块和电源模块;时钟模块为多核DSP电路模块和FPGA数据预处理模块提供时钟信号；电源模块为多核DSP电路模块和FPGA数据预处理模块提供电源。6.根据权利要求5所述的一种高速大数据量信息处理系统，其特征在于:所述时钟模块包括多个时钟源，分别为多核DSP电路模块提供I路66.6 7MHZ时钟信号、3路10MHZ时钟信号、2路312.5MHZ时钟信号;为FPGA提供I路50MHZ时钟源。7.根据权利要求3所述的一种高速大数据量信息处理系统，其特征在于:所述的多核DSP模块对远程数据、信息处理板间数据、状态预处理数据依次进行滤波去噪、图像分割、图像增强处理，然后进行数据配准，通过坐标变换和单位换算，把接收到的远程数据、信息处理板间数据、状态预处理数据变换成统一的表达形式，采用卡尔曼滤波算法进行数据融合，得到融合后的系统标准化状态信息。8.根据权利要求1所述的一种高速大数据量信息处理系统，其特征在于:外部系统与高速大数据量信息处理系统之间数据双向传输的速率为12500M/min，高速大数据量系统中SpaceWire总线数据传输速率为200Mbps。9.根据权利要求1所述的一种高速大数据量信息处理系统，其特征在于:所述的多核DSP模块设置有支持lO/lOO/lOOOMbps数据传输速度的千兆网端口，实现与远程终端的高速数据传输。10.根据权利要求1所述的一种高速大数据量信息处理系统，其特征在于:所述的多核DSP电路模块存储容量:SDRAM—4Gbit；带宽>200MB/s ；固态存储器采用NAND FLASH具备.512Mb 容量，E2PR0M:1M。
【文档编号】G06F13/40GK105893307SQ201610192967
【公开日】2016年8月24日
【申请日】2016年3月30日
【发明人】韩惠莲, 蒋彭龙, 刘亮亮, 杜亚玲, 严志刚
【申请人】北京航天自动控制研究所, 中国运载火箭技术研究院