一种i2c总线的设计方法及装置的制造方法
【专利摘要】本发明提供了一种I2C总线的设计方法及装置，该方法包括：在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置；确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间；如果否，执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。本方案能够提高I2C总线对I2C信号进行传输的可靠性。
【专利说明】
一种12C总线的设计方法及装置
技术领域
[0001]本发明涉及电子工程技术领域，特别涉及一种I2C总线的设计方法及装置。
【背景技术】
[0002]12C(Inter — Integrated Circuit，内部集成电路)总线是PCB(印刷电路板)上用于连接发送端与接收端的串行总线，微控制器、液晶显示器驱动器、存储器或键盘接口等都可以作为一个发送端或接收端。在I2C总线中通常采用一主多从的连接方式，即一个发送端连接多个接收端，这样，在I2C链路中就会经常出现T形链路。
[0003]受阻抗及走线长度的影响，在T形链路的分支处会产生反射，反射会导致I2C信号的上升时间提高，当分支的走线长度较短时，反射被淹没在上升时间内，对I2C信号传输的影响不大;但当分支的走线长度较长时，反射会导致I2C信号的上升时间显著提高，进而导致I20fg号丢失。
[0004]目前在对I2C总线进行设计时，根据PCB上的可利用位置确定发送端、各个接收端及分支节点，不对T形链路的分支的走线长度进行明确限定，经常出现由于T形链路分支走线的长度过长，使分支走线上I2C信号的上升时间较长，进而导致I2C信号丢失的情况发生，因而通过现有方式设计的I2C总线，对I2C信号进行传输的可靠性较低。
【发明内容】
[0005]本发明实施例提供了一种I2C总线的设计方法及装置，能够提高I2C总线对I2C信号进行传输的可靠性。
[0006]本发明实施例提供了一种I2C总线的设计方法，包括:
[0007]在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置；
[0008]确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；
[0009]根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间；
[0010]如果否，执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。
[0011]优选地，所述根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间包括:
[0012]针对于每一条所述分支走线，以该分支走线的长度作为输入条件，通过预先创建的仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间；
[0013]分别将各条所述分支走线上I2C信号的上升时间与预先设定的标准上升时间进行比较，以判断各条所述分支走线上I2C信号的上升时间是否均小于或等于所述标准上升时间。
[0014]优选地，所述执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置包括:
[0015]根据所述仿真分析的结果，确定分支走线长度与I2C信号上升时间的对应关系，根据所述对应关系及所述标准上升时间，确定所述标准上升时间对应的最大分支走线长度；
[0016]根据所述最大分支走线长度，重新确定所述第一位置及各个所述第二位置。
[0017]优选地，所述确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线包括:
[0018]针对于每一个所述第二位置，根据所述PCB上各个I2C总线的布置情况，将与其他走线不相交且连接该第二位置与所述第一位置的最短走线确定为该第二位置对应的分支走线。
[0019]优选地，在所述判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间之后进一步包括:
[0020]如果各条所述分支走线上I2C信号的上升时间均小于或等于预设的标准上升时间，在所述PCB上确定用于连接所述I2C总线上发送端的第三位置，并确定连接所述第一位置与所述第三位置的总走线。
[0021]本发明实施例还提供了一种I2C总线的设计装置，包括:第一确定单元、第二确定单元、判断单元及执行单元；
[0022]所述第一确定单元，用于在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置；
[0023]所述第二确定单元，用于确定连接所述第一确定单元确定出的第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；
[0024]所述判断单元，用于根据所述第二确定单元确定出的每一条分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间；
[0025]所述执行单元，用于根据所述判断单元的判断结果，如果否，触发所述第一确定单元执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。
[0026]优选地，
[0027]所述判断单元，用于针对于每一条所述分支走线，以该分支走线的长度作为输入条件，通过预先创建的仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间，并分别将各条所述分支走线上I2C信号的上升时间与预先设定的标准上升时间进行比较，以判断各条所述分支走线上I2C信号的上升时间是否均小于或等于所述标准上升时间。
[0028]优选地，
[0029]所述执行单元，用于根据所述仿真分析结果，确定分支走线长度与I2C信号上升时间的对应关系，根据所述对应关系及所述标准上升时间，确定所述标准上升时间对应的最大分支走线长度，并触发所述第一确定单元根据所述最大分支走线长度重新确定所述第一位置及各个所述第二位置。
[0030]优选地，
[0031]所述第二确定单元，用于针对于每一个所述第二位置，根据所述PCB上各个I2C总线的布置情况，将与其他走线不相交且连接该第二位置与所述第一位置的最短走线确定为该第二位置对应的分支走线。
[0032]优选地，
[0033]所述执行单元，进一步用于根据所述判断单元的判断结果，如果是，在所述PCB上确定用于连接所述I2C总线上发送端的第三位置，并确定连接所述第一位置与所述第三位置的总走线。
[0034]本发明实施例提供了一种I2C总线的设计方法及装置，在确定I2C总线的各条分支走线后，判断各条分支走线上I2C信号的上升时间是否满足标准的要求，如果不满足则重新对I2C总线的分支走线进行确定，保证设计出的I2C总线包括的各条分支走线上I2C信号的上升时间都满足标准的要求，避免分支走线上I2C信号的上升时间过长导致I2C信号丢失的情况发生，提高了 I2C总线对I2C信号进行传输的可靠性。
【附图说明】
[0035]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0036]图1是本发明一个实施例提供的一种I2C总线的设计方法流程图；
[0037]图2是本发明另一个实施例提供的一种I2C总线的设计方法流程图；
[0038]图3是本发明一个实施例提供的一种I2C总线的示意图；
[0039]图4是本发明一个实施例提供的一种20inch长分支走线的仿真分析结果示意图；
[0040]图5是本发明一个实施例提供的一种1inch长分支走线的仿真分析结果示意图；
[0041]图6是本发明一个实施例提供的I2C总线的设计装置所在设备的一种硬件结构示意图；
[0042]图7是本发明一个实施例提供的一种I2C总线的设计装置示意图。
【具体实施方式】
[0043]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0044]如图1所示，本发明实施例提供了一种I2C总线的设计方法，该方法可以包括以下步骤:
[0045]步骤101:在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置；
[0046]步骤102:确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线；
[0047]步骤103:根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间，如果是，结束当前流程，否则执行步骤101。
[0048]本发明实施例提供了一种I2C总线的设计方法，在确定I2C总线的各条分支走线后，判断各条分支走线上I2C信号的上升时间是否满足标准的要求，如果不满足则重新对I2C总线的分支走线进行确定，保证设计出的I2C总线包括的各条分支走线上I2C信号的上升时间都满足标准的要求，避免分支走线上I2C信号的上升时间过长导致I2C信号丢失的情况发生，提高了 I2C总线对I2C信号进行传输的可靠性。
[0049]在本发明一个实施例中，在确定出每一个第二位置对应的分支走线后，针对于每一条分支走线，以该条分支走线的长度作为输入条件，通过预先创建的仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间；将各条分支走线上I2C信号的上升时间与标准上升时间进行对比，以判断出各条分支走线上I2C信号的上升时间是否小于或等于标准上升时间。通过创建仿真分析模型的方式对设计出的分支走线进行仿真分析，无需通过制成实体PCB后进行检测，一方面缩短了对分支走线上I2C信号的上升时间进行检测所需的时间，提高了设计I2C总线的效率，另一方面降低了I2C总线设计的成本。
[0050]在本发明一个实施例中，当判断各条分支走线上I2C信号的上升时间不是全部小于或等于标准上升时间后，根据仿真分析的结果，确定分支走线长度与I2C信号上升时间的对应关系，根据该关系确定标准上升时间对应的最大分支走线长度;在重新确定第一位置及各个第二位置时，根据最大分支走线长度对第二位置及各个第二位置进行确定，以使连接第一位置与各个第二位置的各条分支走线的长度能够小于或等于最大分支走线长度，从而满足标准的要求。这样，以最大分支走线长度作为参考对第一位置及各个第二位置进行重新确定，可以在较短的时间内确定出符合标准要求的第一位置及各个第二位置，从而提高了对I2C总线进行设计的效率。
[0051 ]在本发明一个实施例中，在确定出第一位置和各个第二位置后，针对于每一个第二位置，根据PCB上各个I2C总线的布置情况，将与其他走线不相交且连接该第二位置与第一位置的最短走线确定为该第二位置对应的分支走线。这样，每一次确定第一位置及各个第二位置后，根据第一位置及各个第二位置确定出的各条分支走线的长度均是在允许范围内的最小值，一方面尽可能缩短各条分支走线的长度，提高I2C总线的性能;另一方面，在分支走线上I2C信号的上升时间不满足标准要求时，无需在保持当前第一位置及各个第二位置不变的前提下更改分支走线，直接重新确定第一位置及各个第二位置即可，进一步提高了对I2C总线进行设计的效率。
[0052]在本发明一个实施例中，在判断各条分支走线上I2C信号的上升时间均小于或等于标准上升时间后，在PCB上确定用于连接I2C总线上发送端的第三位置，并确定连接第一位置及第三位置的总走线，完成整个I2C总线的设计。由于发送端与分支节点之间的走线对I2C总线传输I2C信号的影响较小，所有最后确定用于连接发送端的第三位置以及连接第三位置与第一位置的总走线，减小I2C总线设计过程中的变量，进一步提高对I2C总线进行设计的效率。
[0053]为使本发明的目的、技术方案和优点更加清楚，下面结合附图及具体实施例对本发明作进一步地详细描述。
[0054]如图2所示，本发明实施例提供了一种I2C总线的设计方法，该方法可以包括以下步骤:
[0055]步骤201:在PCB上确定用于布置I2C总线上分支节点的第一位置。
[0056]在本发明一个实施例中，PCB上包括有多个I2C总线，针对于任意一个包括有多条分支的I2C总线，在对该包括多条分支的I2C总线进行设计时，首先在PCB上确定一个第一位置作为布置I2C总线上分支节点的位置。
[0057]例如，如图3所示，需要进行设计的I2C总线包括有两个分支走线，分别为分支走线301和分支走线302，分支走线301和分支走线302的一端在分支节点303与总走线306相连。根据I2C总线的设计要求，在PCB上确定用于布置分支节点303的第一位置。
[0058]步骤202:在PCB上确定用于连接I2C总线上各个接收端的第二位置。
[0059]在本发明一个实施例中，I2C总线中每一条分支走线的一端与分支节点相连，另一端与接收端相连，在确定分支节点之后，在PCB上确定用于连接接收端的第二位置，每一个接收端对应一个第二位置。
[0060]例如，如图3所示，分支走线301的一端与分支节点303相连，另一端与接收端304相连，在PCB上确定用于连接接收端304的第二位置I，相应地，分支走线302的一端与分支节点303相连，另一端与另一个接收端305相连，在PCB上确定用于连接接收端305的第二位置2。[0061 ]步骤203:确定连接第一位置与各个第二位置的分支走线。
[0062]在本发明一个实施例中，根据第一位置及各个第二位置在PCB上所处的位置，以及PCB上各个I2C总线的布置情况，针对于每一个第二位置，确定一条连接该第二位置与第一位置的分支走线，确定出的分支走线是与其他走线不相交且长度最短的走线，获得每一个第二位置对应的一条分支走线。
[0063]例如，在确定出第一位置、第二位置I及第二位置2后，根据第一位置和第二位置I在PCB上的位置，以及PCB上各个I2C总线的布置情况，确定一条连接第一位置及第二位置I的分支走线I，其中分支走线I为满足与其他的走线不相交条件下长度最短的分支走线；相应地，根据第一位置和第二位置2在PCB上的位置，以及PCB上各个I2C总线的布置情况，确定一条连接第一位置及第二位置2的分支走线2，其中分支走线2为满足与其他走线不相交条件下长度最短的分支走线。
[0064]步骤204:获取各条分支走线上I2C信号的上升时间。
[0065]在本发明一个实施例中，预先创建仿真分析模型，针对于每一条分支走线，获取该分支走线的长度，以该分支走线的长度作为输入条件，通过仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间，从而获得各个分支走线上I2C信号的上升时间。
[0066]例如，获取分支走线I的长度为20inch(英寸)，以分支走线I的长度作为输入条件，通过预设的仿真分析模型进行仿真分析，获得如图4所示的仿真分析结果，通过该分析结果获得分支走线I上I2C信号的上升过程从22.283ys(微秒)至21.148ys，即分支走线I上I2C信号的上升时间为1.135ys;相应地，获取分支走线2的长度为1inch，以分支走线2的长度作为输入条件，通过预设的仿真分析模型进行仿真分析，获得如图5所示的仿真分析结果，通过该仿真分析结果获得分支轴线2上I2C信号的上升过程从23.129ys至23.68ys，即分支走线2上I2C信号的上升时间为0.551ys。
[0067]步骤205:判断各条分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间，如果是，执行步骤206，否则执行步骤205。
[0068]在本发明一个实施例中，获取到各个分支走线上I2C信号的上升时间后，分别将每一个分支走线上I2C信号的上升时间与预先设定的标准上升时间进行比较，如果各个分支走线上I2C信号的上升时间均小于或等于标准上升时间，相应地执行步骤207，如果存在至少一个分支走线上I2C信号的上升时间大于标准上升时间，相应地执行步骤206。
[0069]例如，预先设定标准上升时间为100ns(纳秒)，将分支走线I上I2C信号的上升时间与标准上升时间进行比较，由于1.135ys等于1135ns大于1000ns，所以分支走线I上I2C信号的上升时间大于标准上升时间；将分支走线2上I2C信号的上升时间与标准上升时间进行比较，由于0.551ys等于551ns小于1000ns，所以分支走线2上I2C信号的上升时间小于标准上升时间。由于分支走线I上I2C信号的上升时间大于标准上升时间，相应地执行步骤206。
[0070]步骤206:根据仿真分析结果，确定标准上升时间对应的最大分支走线长度，根据所述分支走线长度执行步骤201。
[0071]在本发明一个实施例中，当判断存在至少一个分支走线上I2C信号的上升时间大于标准上升时间后，根据仿真分析的结果，确定分支走线长度与I2C信号上升时间的对应关系，进一步根据该对应关系及标准上升时间，确定出标准上升时间对应的最大分支走线长度。根据最大分支走线长度从步骤201开始重新对不符合标准要求的第二位置进行确定，或重新对第一位置及第二位置进行确定，使重新确定出的第二位置与第一位置之间的分支走线长度小于最大分支走线长度。
[0072]例如，根据对分支走线I及分支走线2进行仿真分析的结果，走线长度为20inch时对应的上升时间为1.135ys，走线长度为1inch时对应的上升时间为0.551ys，估算标准上升时间100ns对应的最大走线长度约为15inch，重新开始执行步骤201，确定第一位置及各个第二位置时保证第一位置与第二位置之间分支走线的长度小于或等于15inch。
[0073]步骤207:在PCB上确定用于连接I2C总线上发送端的第三位置，并确定连接第一位置与第三位置的总走线。
[0074]在本发明一个实施例中，在判断各条分支走线上I2C信号的上升时间均小于或等于标准上升时间后，说明确定的第一位置及各个第二位置符合标准要求，在PCB上确定用于连接I2C总线发送端的第三位置，并确定连接第一位置与第三位置的总走线，完成对I2C总线的设计。
[0075]例如，如图3所示，在确定第一位置、第二位置I及第二位置2符标准要求后，在PCB上确定用于连接I2C总线上发送端307的第三位置，确定第三位置后，根据PCB上各个I2C总线的布置情况，确定出连接第一位置与第二位置的I2C总线的总走线，完成对I2C总线的设
i+o
[0076]如图6、图7所示，本发明实施例提供了一种I2C总线的设计装置。装置实施例可以通过软件实现，也可以通过硬件或者软硬件结合的方式实现。从硬件层面而言，如图6所示，为本发明实施例提供的I2C总线的设计装置所在设备的一种硬件结构图，除了图6所示的处理器、内存、网络接口、以及非易失性存储器之外，实施例中装置所在的设备通常还可以包括其他硬件，如负责处理报文的转发芯片等等。以软件实现为例，如图7所示，作为一个逻辑意义上的装置，是通过其所在设备的CPU将非易失性存储器中对应的计算机程序指令读取到内存中运行形成的。本实施例提供的I2C总线的设计装置，包括:第一确定单元701、第二确定单元702、判断单元703及执行单元704;
[0077]第一确定单元701，用于在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接I2C总线上至少两个接收端的第二位置；
[0078]第二确定单元702，用于确定连接第一确定单元701确定出的第一位置与各个第二位置的分支走线，其中每一个第二位置对应一条分支走线；
[0079]判断单元703，用于根据第二确定单元702确定出的每一条分支走线的长度，判断各条分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间；
[0080]执行单元704，用于根据判断单元703的判断结果，如果否，触发第一确定单元701执行在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接I2C总线上至少两个接收端的第二位置的操作。
[0081 ]在本发明一个实施例中，判断单元703，用于针对于每一条分支走线，以该分支走线的长度作为输入条件，通过预先创建的仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间，并分别将各条分支走线上I2C信号的上升时间与预先设定的标准上升时间进行比较，以判断各条分支走线上I2C信号的上升时间是否均小于或等于标准上升时间。
[0082]在本发明一个实施例中，执行单元704，用于根据仿真分析结果，确定分支走线长度与I2C信号上升时间的对应关系，根据对应关系及标准上升时间，确定标准上升时间对应的最大分支走线长度，并触发第一确定单元701根据最大分支走线长度重新确定第一位置及各个第二位置。
[0083]在本发明一个实施例中，第二确定单元702，用于针对于每一个第二位置，根据PCB上各个I2C总线的布置情况，将与其他走线不相交且连接该第二位置与第一位置的最短走线确定为该第二位置对应的分支走线。
[0084]在本发明一个实施例中，执行单元704，进一步用于根据判断单元703的判断结果，如果是，在PCB上确定用于连接I2C总线上发送端的第三位置，并确定连接第一位置与第三位置的总走线。
[0085]上述装置内的各单元之间的信息交互、执行过程等内容，由于与本发明方法实施例基于同一构思，具体内容可参见本发明方法实施例中的叙述，此处不再赘述。
[0086]本发明提供的各个实施例，至少具有如下有益效果:
[0087]1、本发明实施例中，在确定I2C总线的各条分支走线后，判断各条分支走线上I2C信号的上升时间是否满足标准的要求，如果不满足则重新对I2C总线的分支走线进行确定，保证设计出的I2C总线包括的各条分支走线上I2C信号的上升时间都满足标准的要求，避免分支走线上I2C信号的上升时间过长导致I2C信号丢失的情况发生，提高了 I2C总线对I2C信号进行传输的可靠性。
[0088]2、本发明实施例中，在判断各条分支走线上I2C信号的上升时间是否满足标准要求时，通过仿真分析的方法获得分支走线上I2C信号的上升时间，无需通过制成实体PCB后再进行检测，一方面缩短了对分支走线上I2C信号的上升时间进行检测所需的时间，提高了设计I2C总线的效率，另一方面降低了 I2C总线设计的成本。
[0089]3、本发明实施例中，在确定连接第一位置与第二位置的分支走线时，以与其他走线不相交且长度最短为原则，确保根据第一位置及第二位置确定出的分支走线的长度是最短的，一方面，尽可能缩短各条分支走线的长度，提高I2C总线的性能；另一方面，在分支走线上I2C信号的上升时间不满足标准要求时，无需在保持当前第一位置及各个第二位置不变的前提下更改分支走线，而直接重新确定第一位置及各个第二位置即可，进一步提高了对I2C总线进行设计的效率。
[0090]4、本发明实施例中，根据仿真分析结果可以获得对应于标准上升时间的最大分支走线长度，以最大分支走线长度作为参考对第一位置及各个第二位置进行重新确定，可以在较短的时间内确定出符合标准要求的第一位置及各个第二位置，从而提高了对I2C总线进行设计的效率。
[0091]需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同因素。
[0092]本领域普通技术人员可以理解:实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储在计算机可读取的存储介质中，该程序在执行时，执行包括上述方法实施例的步骤;而前述的存储介质包括:ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质中。
[0093]最后需要说明的是:以上仅为本发明的较佳实施例，仅用于说明本发明的技术方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均包含在本发明的保护范围内。
【主权项】
1.一种12C总线的设计方法，其特征在于，包括: 在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置； 确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线； 根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间； 如果否，执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。2.根据权利要求1所述的方法，其特征在于， 所述根据每一条所述分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间包括: 针对于每一条所述分支走线，以该分支走线的长度作为输入条件，通过预先创建的仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间； 分别将各条所述分支走线上I2C信号的上升时间与预先设定的标准上升时间进行比较，以判断各条所述分支走线上I2C信号的上升时间是否均小于或等于所述标准上升时间。3.根据权利要求2所述的方法，其特征在于， 所述执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置包括: 根据所述仿真分析的结果，确定分支走线长度与I2C信号上升时间的对应关系，根据所述对应关系及所述标准上升时间，确定所述标准上升时间对应的最大分支走线长度；根据所述最大分支走线长度，重新确定所述第一位置及各个所述第二位置。4.根据权利要求1所述的方法，其特征在于， 所述确定连接所述第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线包括: 针对于每一个所述第二位置，根据所述PCB上各个I2C总线的布置情况，将与其他走线不相交且连接该第二位置与所述第一位置的最短走线确定为该第二位置对应的分支走线。5.根据权利要求1至4中任一所述的方法，其特征在于， 在所述判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间之后进一步包括: 如果各条所述分支走线上I2C信号的上升时间均小于或等于预设的标准上升时间，在所述PCB上确定用于连接所述I2C总线上发送端的第三位置，并确定连接所述第一位置与所述第三位置的总走线。6.—种I2C总线的设计装置，其特征在于，包括:第一确定单元、第二确定单元、判断单元及执行单元； 所述第一确定单元，用于在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置； 所述第二确定单元，用于确定连接所述第一确定单元确定出的第一位置与各个所述第二位置的分支走线，其中每一个所述第二位置对应一条所述分支走线； 所述判断单元，用于根据所述第二确定单元确定出的每一条分支走线的长度，判断各条所述分支走线上I2C信号的上升时间是否均小于或等于预设的标准上升时间； 所述执行单元，用于根据所述判断单元的判断结果，如果否，触发所述第一确定单元执行所述在印刷电路板PCB上确定用于布置I2C总线上分支节点的第一位置及用于连接所述I2C总线上至少两个接收端的第二位置。7.根据权利要求6所述的装置，其特征在于， 所述判断单元，用于针对于每一条所述分支走线，以该分支走线的长度作为输入条件，通过预先创建的仿真分析模型进行仿真分析，获得该分支走线上I2C信号的上升时间，并分别将各条所述分支走线上I2C信号的上升时间与预先设定的标准上升时间进行比较，以判断各条所述分支走线上I2C信号的上升时间是否均小于或等于所述标准上升时间。8.根据权利要求7所述的装置，其特征在于， 所述执行单元，用于根据所述仿真分析结果，确定分支走线长度与I2C信号上升时间的对应关系，根据所述对应关系及所述标准上升时间，确定所述标准上升时间对应的最大分支走线长度，并触发所述第一确定单元根据所述最大分支走线长度重新确定所述第一位置及各个所述第二位置。9.根据权利要求6所述的装置，其特征在于， 所述第二确定单元，用于针对于每一个所述第二位置，根据所述PCB上各个I2C总线的布置情况，将与其他走线不相交且连接该第二位置与所述第一位置的最短走线确定为该第二位置对应的分支走线。10.根据权利要求6至9中任一所述的装置，其特征在于， 所述执行单元，进一步用于根据所述判断单元的判断结果，如果是，在所述PCB上确定用于连接所述I2C总线上发送端的第三位置，并确定连接所述第一位置与所述第三位置的总走线。
【文档编号】G06F17/50GK105956251SQ201610269352
【公开日】2016年9月21日
【申请日】2016年4月27日
【发明人】毛晓彤, 李永翠
【申请人】浪潮电子信息产业股份有限公司