专利名称：闪存的丛发装置的制作方法
技术领域：
本发明涉及半导体存储装置。尤其本发明涉及一种用于闪存的丛发装置(burst architecture)。
背景技术：
快闪随机存取内存(RAM)即所谓的闪存，它是一种使用具有浮动栅的存储单元设计的非挥发性储存形式。高电压施加于存储单元输入端以写入或储存电荷于浮动栅或是由浮动栅擦除或移除电荷。写入是藉由热电子转移以放置电荷于浮动栅而产生，而擦除则是利用Fowler-Nordheim穿透，其中电子穿透薄的介质材料，降低于浮动栅上的电子电荷量。擦除单元使单元的逻辑值为“1”，而写入单元使逻辑值为“0”。除了写入或擦除操作之外，闪存操作类似随机可存取只读存储器(ROM)。在习知上，包含闪存储存单元与支持逻辑/电路的闪存芯片，是藉由在基板上制造半导体材料层及复晶硅内联机层以及第一及第二金属层而产生。将会了解的是有许多集成电路制造技术，包含更多或更少层，可应用于本发明。
闪存必须面对需要不断地提升系统效能的标准。而欲提升闪存效能的机会所存在的领域在于丛发模式闪存。因此实现能够改善丛发模式操作的高效能闪存将是极具价值的。
图1说明于内存中的例示性丛发模式存取功能的基本操作的时序图；图2为依据本发明的较佳实施例的结合例示性丛发模式装置的内存的方块图；图3为说明图2的例示性丛发模式装置的基本操作的时序图；图4为依据图2的内存的例示性有效地址缓冲器的电路图；图5为依据图2的内存的例示性时钟缓冲器的电路图；图6为依据图2的内存的例示性时序控制电路的电路图；图7为依据图2的内存的地址缓冲区块的电路图；图8为依据图7的地址缓冲区块的例示性地址缓冲部分的电路图；图9为依据图7的地址缓冲区块的特定设计用于地址的最低有效位的例示性地址缓冲部分的电路图；图10为依据图2的内存的例示性时钟计数器电路的电路图；以及图11为依据图2的内存用于说明例示性的感测、闩锁与输出电路的电路图。
具体实施例方式
闪存需要面对不断地提升系统效能的标准。不欲提升闪存效能的机会所存在的领域在于丛发模式闪存。于此所描述的本发明较佳实施例实现能够改善丛发模式操作的高效能闪存。
在一般的条件下，丛发模式操作包含产生数据，最好是以数据字符(data words)的形式产生于与时钟或是时序信号同步的内存的输出。该数据所存放的核心存储包的位置是经由核心单元地址与译码逻辑来做存取。在丛发模式操作中，起始地址是提供给内存或是主内存产生。一般对应至核心单元位置的后继地址是由内存内部所产生。而非由内存从内存外部来源所接收。最后，储存在对应于这些初始及后继的内部产生地址的核心单元中的数据字符形式的数据将产生于与时序信号同步的内存的输出端。
图1说明于内存中的例示性丛发模式存取功能的基本操作的时序图。在丛发操作的例子中，起始地址表示内存的输入并且于图1中以信号ADDRESS表示。通常，起始地址是多重位信号。响应于有效起始地址的ADDRESS VALID信号一般为高电位，但是会降为低电位以显示有效的起始地址已传递至内存。因此ADDRESS VALID信号是低电位致动信号。CLOCK信号提供时序(timing)给丛发操作。图1所示的CLOCK信号的时钟脉冲分别标示为C-1、C0、C1、C2、C3、C4，与C5。DATA信号代表显现于内存输出端的数据。通常，输出端的每一位均对应至储存于内存的核心存储单元的数据。DATA信号一般为对应至储存于内存之一系列核心存储单元中的数据的多位信号。图1中的交叉区域代表一种不考虑(don’t care)区域的边界，其中DATA信号值是不固定的且/或与电路操作无关。
内存的整体操作是对应作用在内存输入端的有效起始地址来进行。ADDRESS VALID信号于ADDRESS VALID信号的下降缘时加载给定的有效起始ADDRESS信号至内存。于CLOCK信号的时钟脉冲C0的上升缘时，起始地址闩锁或储存于内存中，例如地址缓冲器。在ADDRESS VALID信号降为低电位致动后，于CLOCK信号的第一下降缘时，于此例子中，则时钟脉冲C0的下降缘，即ADDRESS VALID信号升至重置状态的高电位值。
ADDRESS VALID信号下降缘与CLOCK信号的时钟脉冲C4的上升缘之间的时间周期称为起始状态。在起始状态期间，内存须准备好丛发操作。起始状态将包含固定数目N的时钟脉冲N。
随着N个时钟脉冲(在图1中，数目N为4)之后，数据字符于每个CLOCK信号的上升缘时由内存计出。N个时钟脉冲最好是由系统预设。为了使系统适当运作，在时钟脉冲C4的上升缘之前第一数据D0应该先准备好并有效使得系统能于时钟脉冲C4的上升缘之时或之后送出第一笔数据D0。而在时钟脉冲C5下降缘之前第二笔数据D1应该准备好。同样地，在CLOCK信号的下一个时钟脉冲(未标示于图1)的上升缘之前第三笔数据D2应该准备好。本较佳实施例与其它实施例及相关变更有效地提供了实现此丛发模式功能的装置。
今参考图2，该图显示内存200的方块图。在该说明的实施例中，该内存200是配置为以互补金氧半导体(CMOS)集成电路形式用于储存数字数据的闪存。然而，该内存200可采用任何其它适当的形式，而且事实上此处所述的原理可应用于任何其它适当的电路，其中电路的部分效能包含丛发模式操作。依据本发明的较佳实施例该内存200结合例示性丛发模式装置。该内存200包含核心单元阵列202，译码器204，有效地址缓冲器206，地址缓冲区块208，时序控制电路210，时钟计数器电路212，时钟缓冲器214，起始于A/ALO216且结束于S/ALM220的第一序列感测放大器，起始于S/AHO218且结束于S/AHM222的第二序列感测放大器，起始于LATCHLO224与LATCHHO226且结束于LATCHLM228与LATCHHM230的序列闩锁器，起始于MO232且结束于MM234的序列数据多任务器，及起始于OUTBUFO236且结束于OUTBUFM238的序列输出缓冲器。
输入信号PD是一种中断信号用以中断内存200。尤其，输入信号PD是作用于内存200的输入端，最好是外部输入端，而且输入信号PD是由有效地址缓冲器206，地址缓冲区块208，与时钟缓冲器214所接收。当输入信号PD处于逻辑高电位时，该输入信号PD有效地禁能(disable)各缓冲器电路206、208、214。最好当输入信号PD处于逻辑低电位时，内存200与各缓冲器电路206、208、214将受到致能(enable)。
时钟或时序信号CLK作用施加于内存200的输入端，最好是外部输入端，并于时钟缓冲器214接收。举例而言，时钟信号CLK可连接至外接于内存的系统或外微处理器的时钟操作。最好，CLK信号提供基本时序与内部工作频率给内存200。于此所述，最好，其它时钟或时序信号由时钟信号整体或部分来产生。举例而言，CLK信号是由时钟缓冲器214所产生的时序信号，而且该时钟信号也提供给时钟计数器电路212与有效地址缓冲器206。当输入信号PD处于逻辑低电位而且内存200致能时，CLKC信号是依随CLK信号。
有效地址信号ADV是施加于内存200的输入端，最好是外部输入端，而且是在有效地址缓冲器206所接收。ADV信号显示是否起始地址信号ADD实时施加于内存200及是否起始地址信号ADD是有效的。起始地址信号ADD是施加于内存200的输入端，最好为外部输入端，并且该信号ADD是在地址缓冲器区块208所接收。地址缓冲器区块208包含序列地址缓冲器。最好地址缓冲器如图7所示串接在一起，其详细内容则叙述于下。地址缓冲器串行中的每个地址缓冲器均配置以产生及储存地址位。在图2的内存200中，于地址缓冲器区块208内具有n+1个地址缓冲器，每一个均接收起始地址信号ADD的个别的位Add0、Add1、Add2、...、Addn并且产生及储存实时的地址信号ADDP的个别位A0、A1、A2、...An。这些地址位A0、A1、A2、...An形成实时的地址信号ADDP，为n+1位地址。最好，该地址位A1、A2、...An由译码器204所接收。地址位A0是该地址的最低有效位并且由地址缓冲器方块208内的地址缓冲串行中的第一地址缓冲器所产主与储存。地址位A0最好是负责作为控制信号并且提供给起始端为MO232而结尾端为MM234的序列数据多任务器中的每一个数据多任务器。最好，每一个数据多任务器依据控制信号A0的转换来选择数据字符。最好，控制信号A0不需传送至译码器204。也就是说需了解的是，于此所使用的实时地址信号ADDP广泛地指向地址位A1、A2、...An，因而具有或不具有与实时地址信号ADDP所描述的内容一致的控制信号A0。举例而言，在图2中，控制信号A0是提供给时序控制电路210与数据多任务器232...234，但不提供给译码器204。在该实施例中，该实时地址信号ADDP是提供给译码器204。
核心单元阵列202包含多个核心单元(单元)，每一单元均经配置以储存数据。最好，核心单元阵列为一组快闪存储单元。然而，其它非挥发性内存也可使用于其它的实施例中。该阵列最好先后由字符与区段所组织，而且可以是可寻址的字节或字符。在某些应用中，每一个核心单元可储存单一位的数据；而在其它的应用中，每一个核心单元可储存两个或两个以上的数据位。在本发明之一项较佳的实施例中，核心单元阵列202的核心单元为字符可寻址，而两个数据字符同时由地址缓冲器区块208中的实时地址信号ADDP所存取。来自地址缓冲器区块208的实时地址信号ADDP是由译码器204所译码。译码器204最好包含列与栏译码电路，诸如X与Y译码器。在半导体内存的技艺中X与Y译码器是众所周知的，尤其是闪存。闪存译码器实现的某些实例说明于由Chen等人发明的美国专利编号第5,867,430号与VanBuskirk等人发明的美国专利编号第5,847,998号中，于此皆并入专利申请内容。
译码器204将适当字段的核心单元阵列202连接至第一序列的感测放大器S/ALO216...S/ALM220与第二序列的感测放大器S/AHO218...S/AHM222。第一与第二序列的感测放大器感测出所选择的形成核心单元阵列202之一对数据字符的核心单元的电流，并且判断储存于所选择的形成由在地址缓冲器区块208的实时地址信号ADDP同时存取的该对数据字符的核心单元的二位状态。一般在每一个第一序列感测放大器及第二序列感测放大器内有M+1个感测放大器。在内存200的较佳实施例中，在第一序列感测放大器内具有M+1＝16个感测放大器以感测来自核心单元阵列202的16位的数据字符。同样地，在内存200的较佳实施例中，在第二序列感测放大器内具有M+1＝16个感测放大器以感测来自核心单元阵列的16位的数据字符。
在时间的特定瞬间，内存200中的一对数据字符分别具有高、低电位的特性。高电位数据字符对应至控制信号A0的高电位逻辑值，而低电位数据字符对应至控制信号A0低电位逻辑值。高电位数据字符是由高电位感测放大器，即第二序列感测放大器S/AHO218...S/AHM222所感测，而低电位数据字符是由低电位感测放大器，即第一序列的感测放大器S/ALO216...S/ALM220所感测。来自地址缓冲器区块208的控制信号A0是用来选择在高电位与低电位数据字符之间由内存200在序列数据多任务器232...234上做存取的数据字符。
输出致能信号OE是作用于内存200的输入端，最好是外部输入端，而且该信号在起始于OUTBUFO236与结束于OUTBUFM238的序列输出缓冲器所接收。输出缓冲器236...238接收核心单元数据的数据字符(高电位或低电位)。最好，输出缓冲器236...238在内存200的输出端产生响应于输出致能信号OE的多重位数据字符信号DATA。一般DATA信号会对应至储存于可寻址为内存200的数据字符的序列核心存储单元的信息。DATA信号最好是依据控制信号A0与输出致能信号OE于高电位数据字符与低电位数据字符之间作交替转换。在内存200的较佳实施例中，DATA信号在长度上为16位。未标示于图2的其它电路是提供并辅助电压上升、写入、读取、确认、擦除，并执行依照核心单元阵列202的个别核心单元上所需的其它操作。
信号ATDAd是由有效地址缓冲器206所产生并且提供给时序控制电路210。当输入信号PD处于低逻辑电位且内存200致能时，ATDAd信号则跟随ADV信号。信号adv是由有效地址缓冲器206所产生并提供给地址缓冲器区块208与时钟计数器电路212。信号STP是由时钟计数器电路212所产生并提供给时钟缓冲器214。如图7所示，地址转移检测信号ATD是由时序控制电路210所产生并提供给地址缓冲器区块208，且尤其是提供给串行地址缓冲器的第一地址缓冲器，而详细说明则叙述于下。信号EQ与信号LT皆由时序控制电路210所产生并提供给第一序列感测放大器S/ALO216...S/ALM220与第二序列感测放大器S/AHO218...S/AHM222的每一个感测放大器。信号LD是由时序控制电路210所产生并提供给起始于LATCHLO224与LATCHHO226且结束于LATCHLM228与LATCHHM230中的每一个序列闩锁的闩锁器。信号CLKT是由时序控制电路210所产生而且为提供给时钟缓冲器214的时序信号。信号CLKI是另一由时钟缓冲器214所产生的时序信号并提供给地址缓冲器区块208，尤其是提供给在该地址缓冲器系列内的地址缓冲器。
今参考图3，该图为说明图2的例示性丛发装置的基本操作的时序图。尤其，图3说明跟随内存200的初始状态的初始状态与周期。图3中的交叉区域表示不考虑区域的边界，其中信号值为不确定且/或与电路操作无关。在图3中，输入信号PD的下降缘301致能内存200。因此，CLKC信号跟随CLK信号，所以两者信号的时序图则标示为CLK(CLKC)。有效起始地址ADD是提供至内存200。ADV信号降为低电位以显示有效地址ADD出现于地址缓冲区块208上。ADV信号的下降缘306使来自有效地址缓冲器206的adv信号降为低电位并且使来自有效地址缓冲器206的ATDAd信号亦同样降为低电位。adv信号的下降缘304加载起始地址ADD的位至地址缓冲器区块208，使得实时地址ADDP首先等于起始地址ADD。adv的下降缘304使来自时钟计数器电路212的STP信号升为高电位。藉由STP信号的上升缘303，CLKI信号将停止跟随CLK信号并且将跟随CLK信号的下一个上升缘308而维持低电位状态。此外，adv信号的下降缘304重置时钟计数器电路212使得电路212开始计数CLKC信号(与CLK信号)的时钟脉冲的数目。图1中所示的CLK信号的时钟脉冲个别标示为C-1、C0、C1、C2、C3、C4、C5、C6、与C7。第一时钟脉冲C0的上缘308使adv信号升为高电位。adv信号的上升缘302将多重位地址ADD闩锁于地址缓冲器区块208中。ATDAd信号的下降缘305触发来自时序控制电路210的ATD信号脉冲。ATD信号的上升缘310设定地址缓冲器区块208使得在不改变控制信号A0下实时地址信号ADDP可以递增。虽然对于显示于图3的时序图例子中控制信号A0跟随adv信号的下降缘304于起始为低电位，但于其它实例中，控制信号A0当然可以跟随下降缘304而为高电位。
具有低电位LD信号的ATD信号的下降缘312触发EQ信号的信号脉冲与上升缘330并且因此初始化图2的核心单元阵列202的第一或起始存取。核心单元阵列202的核心单元最好是字符可寻址的。储存用于起始与后继存取的数据字符的核心单元位置是由实时地址信号ADDP的位所选择。对于初始存取，实时地址信号ADDP具有起始地址信号ADD的值。举例来说，由地址缓冲器区块208所储存并产生的起始地址信号ADD将同时存取内存的两个数据字符。在本发明的较佳实施例中，每一个数据字符在长度上为16位。举例而言，由地址缓冲器区块208所储存并产生的后继地址ADDP会同时存取内存的两个数据字符。在本发明的较佳实施例中，后续的存取是以每两个时钟或时序信号CLK(或CLKC)的脉冲来执行。欲开始额外或后继的存取，则后继地址ADDP需要由地址缓冲器区块208来产生。后继地址ADDP是藉由增加实时地址信号ADDP，亦即起始地址信号ADD的起始值来产生。因此，于存取间最好产生递增。在一项较佳实施例中，存取发生于EQ信号的单一脉冲内。
来自时序控制电路210的EQ信号的上升缘330激活第一序列的感测放大器S/ALO216...S/ALM220与第二序列的感测放大器S/AHO218...S/AHM222使得第一序列与第二序列的感测放大器开始对于起始存取感测来自所选择的核心单元位置的最好以数据位形式的数据。在一项较佳实施例中，对于总和为32个的感测放大器具有16个一起接收低电位数据字符的低电位感测放大器S/ALO...S/AL15及16个一起接收高电位数据字符的高电位感测放大器S/AHO...S/AH15。EQ信号的下降缘314触发来自时序控制电路210的LT信号。LT信号的上升缘依照利用第一序列及第二序列感测放大器的由核心单元所存取或读取的数据字符从起始存取移至位在第一序列感测放大器S/ALO216...S/ALM220及第二序列感测放大器S/AHO218...S/AHM222内的闩锁器部分(未标示)。基于此种原因，第一序列与第二序列的感测放大器最好设计完成核心单元的读取或存取以便于LT信号的上升缘316之前数据能先预备好。LT信号的下降缘318于内部闩锁部分(未标示)闩锁住数据，该闩锁部分位于第一序列感测放大器S/ALO216...S/ALM220内与第二序列感测放大器S/AHO218...S/AHM222内。第一LT脉冲的上升缘316触发来自时序控制电路210的CKT时序信号。CLKT脉冲的上升缘320产生来自时钟缓冲器214的CLKI信号脉冲与来自时序控制电路210的LD信号脉冲。CLKI的内部时钟信号的上升缘322增加由地址缓冲器区块208所产生并储存的n+1位实时地址信号ADDP的内部地址位A1、A2、...An。如此，地址缓冲器区块208藉由使用CLKI信号来增加实时地址信号ADDP来产生后继地址ADDP使得新的存取得以开始。最好于此时，CLKI信号不会改变于地址缓冲器区块208内的地址缓冲器序列中的第一地址所产生并储存的控制信号A0。最好，控制信号A0于起始状态期间仍保持定值。同时，LD信号将提供给起始于LATCHLO224与LATCHHO226并结束于LATCHLM228与LATCHHM230的序列闩锁器的每一个闩锁器。在较佳实施例中，具有16个一起接收并储存低电位数据字符的闩锁器LATCHLO...LATCHL15并且具有16个一起接收并储存高电位数据字符的闩锁器LATCHH0...LATCHL15，共计为32个闩锁器。LD信号的上升缘324于第一序列的感测放大器S/ALO216...S/ALM220与第二序列的感测放大器S/AHO218...S/AHM220内从内部闩锁部分加载来自初始存取的数据字符至闩锁器224、226、...228、230。高电位与低电位数据字符的位均移至个别的高电位与低电位闩锁器。
最好，LD信号的下降缘326开始EQ信号的上升缘328，如此第二存取可以开始。也就是说，一开始等于起始地址信号ADD的实时地址信号ADDP已逐渐递增以响应于CLKI信号的上升缘322，如此对应于两个新数据字符的新的实时地址信号ADDP可适用于第二次存取。EQ信号的第二脉冲的上升缘328激活第一序列的感测放大器S/ALO216...S/ALM220与第二序列的感测放大器S/AHO218...S/AHM222使得第一序列与第二序列的感测放大器开始由用于第二存取的所选择的核心单元位置以数据位的较佳形式来感测数据。当EQ信号的下降缘332产生LT信号的上升缘334时，则对应于第二存取的数据已就绪，且可以开始进行丛发模式。
承上述，adv信号的下降缘304重置时钟计数器电路212使得该电路212开始计数CLKC信号(与CLK信号)的时钟脉冲的数目。在计数数个CLK脉冲(于图3为4个脉冲)之后，CLK信号利用触发CLKI信号的脉冲来完成增加实时地址信号ADDP的工作。等同于起始于时钟脉冲C4上升缘336的CLK/CLKC信号的CLKI信号的其它每一个上升缘将会增加并更新实时地址信号ADDP，因而随着每个CLK/CLKC信号的脉冲而产生DATA信号。当然，由时钟计数器电路212所计数的时钟脉冲数目依据实现目的可高于或低于4个脉冲。最好，脉冲数目将于内存200中预设。提高或降低CLK信号的脉冲数是有助于在允许存取次数上的设计弹性。
控制信号A0是用来选择由核心单元阵列202所存取的高电位与低电位数据字符。举例而言，最好在控制信号A0由高电位转变至低电位时，如图3所示的下降缘338、340，LD信号的脉冲将会产生。LD信号脉冲的例示性上升缘344、346从第一序列感测放大器S/ALO216...S/ALM220与第二序列感测放大器S/AHO218...S/AHM222内的内部闩锁部分(未标示)的实时存取的低电位与高电位数据字符加载至闩锁器224、226、...、228、230。LD信号脉冲的例示性下降缘348、350最好初始化EQ信号的例示性上升缘352、354使得新的存取作业可以开始。当新的存取完成时，EQ信号的例示性下降缘356触发LT信号的脉冲以将高电位与低电位的数据字符由新的存取移至第一序列的感测放大器与第二序列的感测放大器的内部闩锁部分。
对于初始状态或时间周期之后跟随CLK信号的用于CLKI信号的连续的脉冲，后继实时地址信号ADDP是以CLK/CLKC/CLKI信号的每两个脉冲而产生，两个数据字符是以每两个CLK/CLKC/CLKI信号的脉冲的于每个后继实时地址信号ADDP而存取，两个数据字符是以CLK/CLKC/CLKI信号的每两个脉冲而储存，并且一笔数据字符，即DATA信号，以每个CLK/CLKC/CLKI信号的脉冲产生于内存的输出端。
若所给定的起始地址ADD是具有低电位起始地址ADD的最低有效位Add0的偶数地址，则当第二存取仍然在进行时便可开始丛发操作。若起始地址ADD为基数地址，则来自地址缓冲器区块208的控制信号A0的起始值为高电位，且于丛发操作开始之前最好完成第二存取。
今参考图4，图4为依据图2的内存200的例示性有效地址缓冲器206的电路图。有效地址缓冲器206包含一对或非门402、406、第一闩锁器432、第二闩锁器438、作为切换逻辑的n沟道晶体管430、434、442、440与p沟道晶体管414、416、412、422与反相器404、408、410。第一闩锁器432最好包含一对反相器418、428，而第二闩锁器438最好包含一对反相器426、436。
有效地址信号ADV是由外部作用于内存200并于有效地址缓冲器206。ADV信号是显示是否有效起始地址信号ADD是实时作用于内存200。adv信号是由有效地址缓冲器206所产生并提供至地址缓冲器区块208与时钟计数器电路212。ATDAd信号是由有效地址缓冲器206所产生并提供至时序控制电路210。CLKC信号是由时钟缓冲器214所产生并提供至有效地址缓冲器206。
当输入信号PD处于逻辑高电位时，内存200便进入中断模式，ATDAd信号则为高电位，且adv信号为高电位，即处于关闭(off)状态。当输入信号PD处于逻辑低电位且内存200致能时，ADDAd信号则跟随ADV信号，而CLKC信号则跟随CLK信号。当ADV信号为高电位时，ATDAd信号为高电位并且第一节点420为高电位而第二节点424为低电位。接着，若ADV信号变为低电位且ATDAd信号随着低电位的第二节点424升为高电位，则adv信号降为低电位。随着ADV信号与adv信号两者皆为低电位，则第二节点424随着CLKC信号的上升缘升为高电位，而adv信号升为高电位并返回至关闭状态。
今参考图5，图5为依据图2的内存200的例示性时钟缓冲器214的电路图。该时钟缓冲器214包含一对或非门450、466、与门462、闩锁器460、使用作为开关的n沟道晶体管454与反相器452、464、468。闩锁器460最好能包含一对反相器456、458。
CLK信号是作用于内存200的输入端，最好为外部输入端，并于图5的时钟缓冲器214所接收。CLKC信号是由时钟缓冲器214所产生的时序信号并且该信号提供给时钟计数器电路212与图4的有效地址缓冲器206。STP信号是由时钟计数器电路212所产生并提供给时钟缓冲器214。CLKT信号是由时序控制电路210所产生而且也是提供给时钟缓冲器214的时序信号。CLKI信号是另一个由时钟缓冲器214所产生并提供给地址缓冲器区块208并且尤其提供给地址缓冲器序列中的每一个地址缓冲器。
当输入信号PD处于逻辑高电位时，内存200则进入中断模式，并且CLKC信号为高电位或是处于关闭状态。当输入信号PD处于逻辑低电位且内存200致能时，CLKC信号则跟随CLK信号。CLKT信号的上升缘驱使CLKI信号升为高电位。随着高电位的STP信号跟随CLK信号的下降缘，闩锁器460与反相器464的输出将为低电位，而CLKT信号的下降缘驱使CLKI信号降为低电位。当STP信号升为高电位时，CLKI信号将停止跟随CLK信号并且将跟随下一个CLK信号的上升缘而维持低电位。当STP信号降为低电位，CLKI信号则随着下一个CLK信号的上升缘而跟随CLK信号。
今参考图6，图6为依据图2的内存200的例示性时序控制电路210的电路图。该时序控制电路210包含或非门502、504、506、508、510、512及514、闩锁器520、第一反相延迟部分560、第二反相延迟部分562、第三反相延迟部份564、第四反相延迟部份566、第五反相延迟部份568、反相器540、554与使用作为切换逻辑的n沟道晶体管556、558。最好，闩锁器520是包含一对反相器516、518。最好，第一反相延迟部分560包含三个串接的反相器522、524、526。最好，第二反相延迟部分562包含三个串接的反相器528、530、532。最好，第三反相延迟部分564包含三个串接的反相器534、536、538。最好，第四反相延迟部分566包含三个串接的反相器542、544、546。最好，第五反相延迟部分568包含三个串接的反相器548、550、552。
考量由图6的或非门504的ATD信号的产生，当ATDAd信号由高电位降为低电位时，第二反相延迟部分562的输出于某个时间期间内将为低电位，且于该时间周期内ATD信号脉冲将从或非门502呈现出来。否者，ATD信号将为低电位。也就是说ATDAd信号的下降缘触发ATD信号的信号脉冲。
关于EQ信号由图6的或非门508的产生，如果LD信号由高电位降为低电位且ATD信号并非高电位，或是如果ATD信号由高电位降为低电位且LD信号并非高电位，则或非门506的输出由低电位升为高电位且反相器540的输出由高电位降为低电位。于此例中，第三反相延迟部分564的输出于某个时间期间将为低电位且于该时间周期内EQ信号脉冲将由或非门502呈现出来。否者，EQ信号将为低电位。这也就是说具有低电位ATD信号的LD信号的下降缘触发EQ信号的信号脉冲，而具有低电位LD信号的ATD信号的下降缘触发EQ信号的信号脉冲。
考量来自图6的或非门510的LT信号的产生，当EQ信号由高电位降为低电位时，于某个时间期间第四反相延迟部分566的输出将为低电位且于该时间期间内LT信号脉冲将由或非门510呈现出来。否者，LT信号将为低电位。这也就是说EQ信号的下降缘触发LT信号的信号脉冲。
关于图6的来自于或非门502的CLKT信号的产生，位于n沟道晶体管556的栅极的ATD信号将闩锁器520的输入切换为接地电压。位在n沟道晶体管558的栅极的LT信号将闩锁器520的输出切换为接地电压。当ATD信号产生脉冲时，闩锁器520的输出将驱动成高电位，而CLKT信号将迫使成为低电位。短暂时间之后第一反相延迟部分560的输出将为低电位。ATD信号脉冲重置该闩锁器520使得跟随的LT信号的第一脉冲将闩锁器520的输出切换为接地电位。随着于某时间期间内的低电位的第一反相延迟部分560的输出，于该时间期间内CLKT信号脉冲将由或非门502呈现出来。随后的LT信号脉冲将等到ATD信号脉冲再一次重置闩锁器520才会触发CLKT信号脉冲。
考量来自图6的反相器554的LD信号的产生，随着低电位的CLKT信号与高电位的控制信号A0，或非门514的输出将为高电位，而在反相器554的输出端的LD信号则为低电位。CLKT信号的脉冲触发LD信号的信号脉冲。当控制信号A0由高电位降为低电位时，于某个时间期间内第五反相延迟部分568的输出将为低电位，而于该时间周期内信号脉冲将从或非门512呈现出来。该信号脉冲转而触发反相器554的输出端的LD信号的信号脉冲。这也就是说控制信号A0的下降缘或是CLKT信号的信号脉冲触发LD信号的信号脉冲。
今参考图7，图7为依据图2的内存200的地址缓冲器区块208的电路图。该地址缓冲器区块208包含从ADDBUFF0252、ADDBUFF1256至ADDBUFF0256的串接地址缓冲器。最好，地址缓冲器252、256、...256是以链状串接在一起，如图7所示。串接的多个地址缓冲器中的每一个地址缓冲器均配置以产生并储存地址位。在图2的内存200中，地址缓冲器区块208内具有n+1个地址缓冲器，每一个均接收起始地址信号ADD的个别位Add0、AddI、Add2、...、Addn并产生与储存实时地址信号ADDP的个别位A0、A1、A2、...、An。这些地址位A0、A1、A2、...、An形成实时地址信号ADDP，即n+1位地址。最好，地址位A1、A2、...、An是由译码器204所接收。控制信号A0是由地址缓冲器区块208内的地址缓冲器串行中的第一地址缓冲器ADDBUFF0252所产生并储存。
今参考图8，图8为依据图7的地址缓冲器区块208的例示性地址缓冲器ADDBUFFn256的电路图。该地址缓冲器ADDBUFFn256包含或非门632、与门636、互斥或门或是等效门634、第一闩锁器618、第二闩锁器624、反相器608、610、612、626及628与使用作为开关的n沟道晶体管602、604及606。第一闩锁器618最好包含一对反相器614、616。第二闩锁器624最好包含一对反相器620、622。
例示性的地址缓冲器ADDBUFFn256是用来储存并产生实时地址信号ADDP的地址位An。一系列这些地址缓冲器256是串接在一起并用来储存及产生控制信号A0以外的所有地址位——意实时地址信号ADDP的最低有效位。用以产生控制信号A0的地址缓冲器ADDBUFF0252则说明于图9中。参考图8，当adv信号降为低电位时，实时地址信号ADDP的地址位An是由起始地址信号ADD的地址位Addn所控制。在adv信号升为高电位之后，地址位An则依据CLKI信号而交互变化电压值。信号TGLn-1是在串接内来自先前地址缓冲器，即产生并储存地址位An-1的缓冲器，的输出连接信号。如果信号TGLn-1为高电位，则CLKI信号的上升缘将实时地址信号ADDP的地址位An由低电位转换为高电位或是由高电位转换为低电位。如果信号TGLn-1为低电位，则信号TGLn为低电位。如果于产生An的地址缓冲器ADDBUFFn256之前的所有地址缓冲器输出端(An-1、An-2、...、An)为高电位，则信号TGLn-1为高电位。每一个实时地址信号ADDP最好对应至两个数据字符，而两个数据字符则以CLK信号的每两个脉冲来做存取。因此，缓冲器256的设计目的是依据以图3的C4上升缘的起始时间周期的结束来对于CLK信号的每两个脉冲而增加实时地址信号ADDP的位A1、A2、...、An。该实时地址信号ADDP是随着CLKI信号的每间隔一个上升缘部份而增加，该信号与控制信号A0的下降缘一致。
今参考图9，图9依据图7的地址缓冲器区块208的设计用于最低有效位的例示性地址缓冲器ADDBUFF0252的电路图。该地址缓冲器ADDBUFF0256包含或非门682、686、互斥或非门或等效门684、第一闩锁器668、第二闩锁器674、第三闩锁器698、反相器658、660、662、676、678、680及696与用来作为开关或切换逻辑的n沟道晶体管652、654、656、692及694。第一闩锁器668最好包含一对反相器664、666。第二闩锁器674最好包含一对反相器670、672。第三闩锁器698最好包含一对反相器688、690。
例示性的地址缓冲器ADDBUFF0252是用以储存并产生控制信号A0，即实时地址信号ADDP的最低有效位。ATD信号的上升缘藉由开启n沟道晶体管692来切换第三闩锁器698的输入端转为接地电位。反相器696的输出的信号INTB因此将为低电位，而TGL0信号在LD信号的第一脉冲之前将为高电位。在此条件下，即使由信号CLKT的上升缘所触发的CLKI信号的信号脉冲进入地址缓冲器ADDBUFF0252，控制信号A0也不因TGL0信号位在高电位而做切换以便实时地址信号ADDP在不改变控制信号A0下也能递增。LD信号的第一脉冲藉由开启n沟道晶体管694切换第三闩锁器698的输出至接地电位。INTB信号将升至高电位，而控制信号A0将控制该TGL0信号。
今参考图10，图10为依据图2的内存200的例示性时钟计数器电路212的电路图。该时钟计数器电路212包含与门720、722、第一闩锁器732、第二闩锁器740、第三闩锁器760、第四闩锁器762、第五闩锁器764、第六闩锁器772、用来作为开关或切换逻辑的p沟道晶体管716、718与n沟道晶体管702、704、706、708、710、712及714以及反相器724、726、738、742、752、754、766、774及776。第一闩锁器732最好包含一对反相器728、730。第二闩锁器740最好包含一对反相器734、736。第三闩锁器760最好包含一对反相器744、746。第四闩锁器762最好包含一对反相器748、750。第五锁存器764最好包含一对反相器756、758。第六闩锁器772最好包含一对反相器768、770。
CLKC信号是藉由时钟缓冲器214产生并提供至时钟计数器电路212与有效地址缓冲器206。adv信号是由有效地址缓冲器206所产生并提供至时钟计数器电路212与地址缓冲器区块208。信号STP是藉由时钟计数器电路212产生并提供至时钟缓冲器214。
时钟计数器电路212藉由计数CLKC时序信号脉冲的起始数目来测量起始时间周期。图10的例示性时钟计数器电路212藉由计数CLKC信号的四个起始脉冲来测量起始时间周期。adv信号或有效地址信号ADV的下降缘与CLKC信号的时钟脉冲C4的上升缘之间的时间周期称为起始状态。在起始状态期间，内存须预备好丛发操作。起始状态包含特定数目N，其中时钟脉冲的N＝4。当然，可以使用其它的时钟计数器电路，而时钟计数器电路212并不限于计数四个时钟脉冲。adv信号的下降缘304重置时钟计数器电路212使得该电路212开始计数CLKC信号(与CLK信号)的脉冲数目。adv信号的下降缘304开启n沟道晶体管714与p沟道晶体管716、718。第六闩锁器772的输出拉至接地电位，而STP信号则升至高电位。一对信号C0与C1在第二与第四闩锁器740、762的个别输出端拉至低电位。信号C0与C1信号的反相C1皆说明于图3的时序图中。于图3所示的第一时钟脉冲C0的上升缘308之前，第一与第三闩锁器732、760的个别输出为低电位。第一时钟脉冲C0的上升缘308使adv信号升至高电位，而关闭晶体管716、718与714。时钟计数器电路212的操作对于熟习该技艺的人士将是显而易见的。此外，信号CLK(CLKC)、adv、STP、C0、与C1皆说明于图3的时序图中。
如第3所示，图10的时钟计数器电路212的操作导致图10的STP信号于CLKC信号的时钟脉冲C3的上升缘342时降为低电位，以致来自时钟缓冲器214的CLKJ信号随着来自CLKC信号的时钟脉冲C4的上升缘336的CLKC信号开始动作，即在adv信号的上升缘之后的CLKC信号的第五脉冲。STP信号闩锁于低电位状态并且将保持低电位直到adv信号的下降缘重置时钟计数器电路为止。
今参考图11，图11依据图2的内存200的例示性感测，闩锁与输出电路的电路图。该电路更详细说明高电位数据字符的位与低电位数据字符的位。由图2，该感测，闩锁，与输出电路包含第一序列感测放大器S/ALO216...S/ALM220中的感测放大器S/ALM220、第二序列感测放大器S/AHO218...S/AHM222中的感测放大器S/AHM222，起始于LATCHLO224与LATCHHO226并结束于LATCHLM228与LATCHHM230的序列闩锁器中的闩锁器LATCHLM228与LATCHHM230，起始于MO232并结束于MM234的序列数据多任务器中的数据多任务器MM234，与起始于OUTBUFO236并结束于OUTBUFM238的序列输出缓冲器的输出缓冲器OUTBUFM238。闩锁器LATCHLM228最好包含闩锁器810、用来作为切换逻辑的p沟道晶体管818、820与n沟道晶体管826、828，与反相器802。闩锁器810最好包含一对反相器806、808。闩锁器LATCHHM230最好包含闩锁器816、作为切换逻辑的p沟道晶体管822、824与n沟道晶体管830、832，与反相器804。闩锁器816最好包含一对反相器812、814。数据多任务器MM234最好包含用来作为切换逻辑的p沟道晶体管838、840、842及844与n沟道晶体管846、848、850及852，与反相器834、836。输出缓冲器OUTBUFM238最好包含与门854、或非门858、p沟道晶体管860、n沟道晶体管862、与反相器856。
EQ信号与LT信号两者皆由时序控制电路210产生并提供至第一序列感测放大器的感测放大器S/ALM与第二序列感测放大器的感测放大器S/AHM。LD信号是由时序控制电路210产生并提供至闩锁器LATCHLM228与LATCHHM230。控制信号A0是由地址缓冲器区块208产生并提供至数据多任务器MM234。数据多任务器MM234最好依据控制信号A0的转移来选择低电位或高电位数据字符的位。输出致能信号OE是作用于内存200的输入端，最好为外部输入端，并接收于输出缓冲器OUTBUFM238。该输出缓冲器OUTBUFM238于节点864上接收内存的高电位或低电位数据字符的位。最好，输出缓冲器238响应于该OE信号，在内存200的输出端产生多重位数据字符信号DATA的一个位DATAM以供内存200的外部使用。一般而言，DATA信号会对应至储存于内存200的以数据字符寻址之一系列核心内存单元内的数据。DATA信号的位DATAM最好依据控制信号A0与OE信号在高电位数据字符的位与低电位数据字符的位之间做变换。
时钟计数器电路212的操作对于熟习该技艺的人士将是显而易见的。此外，EQ、LT、LD、A0、DATA与OE信号皆说明于图3的时序图中。EQ信号的脉冲开启感测放大器S/ALM220与S/AHM222以藉由感测储存于内存200的以数据字符寻址的核心存储单元中的数据来个别存取低电位数据字符的位与高电位数据字符的位。降至低电位的EQ信号触发LT信号的脉冲。LT信号的上升缘将低电位数据字符的位移至位在感测放大器S/ALM220内的闩锁部分并将高电位数据字符的位移至位在感测放大器S/AHM222内的闩锁部。LT信号的下降缘闩锁或储存低电位数据字符的位与高电位数据字符的位于个别的感测放大器220、222中的个别闩锁部分内。来自感测放大器220、222的数据字符将与LD信号加载至应用闩锁器228、230。闩锁数据字符接着在数据多任务器MM234藉由控制信号A0来选择。若控制信号A0为低电位，则来自S/ALM220的低电位数据字符的位将受到选择；若控制信号A0为高电位，则来自S/AHM222的高电位数据字符的位将受到选择。在节点864连接至数据多任务器MM234为输出缓冲器OUTBUFM238，该输出缓冲器OUTBUFM238包含分别接收输出致能信号OE与反相OE的逻辑门858、854。当OE信号为高电位时，晶体管860、862关闭，而DATA信号的位DATAM为有效或者为无效状态。当OE信号为低电位时，输出功能则处于致能状态，而产生于输出缓冲器238的输出端的DATA信号的位DATAM等于在数据多任务器MM234以控制信号A0选择的高电位或低电位数据字符的位。
需要了解的是，诸如内存200的起始地址信号ADD与实时地址信号ADDP通常皆为多重位信号，因为于内存中的特定核心单元(单元)皆需要对应的多位地址。但是，在本发明的较佳实施例中，电路可依据多重位地址的特定单元来描述。在此例子中，使用及延伸藉由电路所说明的概念至多重位的实现对于熟习该技艺是人士将是显而易见的。对于熟习该技艺的人士将会了解，如此的实现可能包含平行处理，包含电路对于所需的多重位地址的每个位以平行方式复制的例子。其它的实现可能包含一起呈现全部或某些多重地址位以达到所需的结果或功能。
在一项实施例中，图2的所有组件皆包含于单一集成电路的芯片上。需要注意的是用于例示性闪存芯片的地址与控制输入都须依据内存密度与接口实现。需要了解的是所揭露的实施例适用于不同的内存密度及具有伴随的替换地址与控制输入配置的另一选择的实现。
于此所使用的术语“access(存取)”广泛地意指在核心单元内存阵列中来自核心单元的数据的取回与/或感测，该核心单元最好可寻址为数据字符。术语“access(存取)”意指在内存中提供一种地址给译码器或译码逻辑以确认并达到一个或一个以上的核心单元，如同由地址缓冲器电路来执行。同样地，该术语“存取”也意指由于内存内的一个或一个以上的核心单元来感测数据，最好以数据字符的形式，如同由感测放大电路所执行。在一种较佳实施例中，存取还包括以数据字符的较佳形式从内存中的一个或一个以上的核心单元来储存数据以致当保留先前存取的数据时后续的存取可以开始。第一或起始存取、第二存取、与后继存取皆说明于此。
于此所使用的反相延迟部分广泛地意指具有反相操作的延迟部分。例如含反相操作的延迟部分能以串行配置的奇数反相器来实现。举例而言，包含三个反相器的反相延迟部分皆于此叙述及说明于图6中。当然，还可使用其它的延迟部分，正反器，或是适合的电路组件。
需要了解的是描述内存200与辅助电路的时序图是用于说明的目的并且对于此处所叙述的实施例而言，所有信号脉冲的宽度皆有一定长度的时间使得该信号脉冲确保能以适当方式完成其功能。
于此所使用的术语实时地址广泛地意指唯一对应的地址或核心存储单元的位置。举例而言，实时地址可能表示单独用于读取操作的读取地址，而在其它方面的实时地址可表示能使用于读取操作的地址，但也可能是使用于写入操作的地址。于此所描述的实施例表示一种丛发模式读取操作与装置。然而，除了读取数据如核心单元内存数据的数据字符外，实施例的部分可应用于关于操作方面。
于此所使用的术语及词组低电位，逻辑低电位，非植入(not-asserted)，非主动(not active)以及不主动(inactive)皆广泛地表示数字信号的逻辑低电位值，一般的了解是以二进制“0”表示。
于此所使用的术语或词组高电位，逻辑高电位，植入(asserted)以及主动(active)皆广泛地表示数字信号的逻辑高电位值，一般的了解是以二进制“1”表示。
此处所使用的“A与B连接”是表示A直接连接至B，或者是A透过一个或一个以上的中间组件与B做间接的连接。
此处所使用的术语“使用者/使用物(user)”是表示要求存取内存的处理器或是其它的组件或对象。
虽然本发明的特定实施例已经做了显示及说明，但可以做修改。举例来说p沟道与n沟道的个别晶体管的感测可以在适当的应用下做互换。需要注意的是对于组成描绘电路的晶体管而言，省略了由图上标示沟道宽度对长度比的适当的晶体管尺寸(以微米来量测)。将可以了解的是适当的比例依据设计需求及用于电路与特定实施例的效能需求的实现的特定集成电路制造程序的能力及限制来做选择。此外，此处的发明概念还可应用于电路而非内存装置。
需要了解的是于此所使用的术语信号是广泛地表示模拟或数字信号并且包含该两种信号。
由前述内容得知，本发明的较佳实施例提供丛发模式装置以提供于内存中的多个数据字符的丛发模式存取。该丛发模式装置包含第一电路、连接至第一电路的控制电路与藉由控制电路以选择性连接至第一电路的数据缓冲器。该第一电路由第一数据字符与第二数据字符开始存取多个数据字符。该控制电路产生具有数个脉冲与第二信号的时序信号。当完成第一数据字符与第二数据字符的初始存取后则产生第二信号。第一电路是跟随具有响应第二信号与时序信号的多个数据字符的后继存取的起始存取。数据缓冲器具有输出端并在输出端产生第一数据字符以及藉由每个时序信号的连续脉冲跟随初始时间周期而连续产生第二数据字符与位在输出端的后继数据字符。后继数据字符均对应至多个数据字符的后继存取。
在一项较佳实施例中，第二信号包含图2的LT信号。当然除了例示性LT信号以外，其它特殊信号也可以使用。在一项较佳实施例中，时序信号包含CLK与CLKI信号两者。当然除了例示性CLK信号与CLKI信号以外，其它信号特殊的信号也可以用于时序信号。
于此所使用的术语第一电路是广泛地表示由内存存取数据的电路，，最好是数据字符形式的数据。举例而言，在一项较佳实施例中，图2的内存的第一电路包含起始于S/ALO216且结束于S/ALM220的第一序列感测放大器与起始于S/AHO218且结束于S/AHM222的第二序列感测放大器。
于此所使用的术语控制电路是广泛地表示电路依据于此所描述的本发明较佳实施例来产生多个信号以执行各种丛发模式存取功能。该信号最好包含时序信号。在某些实施例中，控制电路是接收外接至内存的时序信号并由外部时序信号产生内部时序信号。在其它的实施例中，外部时序信号并非藉由控制电路直接接收。控制电路可包含于此所描述的各种电路。举例而言，控制电路最好能包含图2的内存200的时序控制电路210。在其它较佳实施例中，控制电路包含图2的内存200的时钟缓冲器214与时序控制电路210。在另一项依据较佳实施例的实例中，控制电路包含图2的内存200的时序控制电路210、时钟缓冲器214与时钟计数器电路212。
于此所使用的术语数据缓冲器是广泛地表示使数据输入至另一电路或是使数据由一电路取回的接口电路。举例而言，数据缓冲器可包含输出缓冲器及输入缓冲器。输出缓冲器可包含输出电路而输入缓冲器可包含输入电路。例如，在一项较佳实施例中，数据缓冲器包含图2内存200的起始于OUTBUFO236且结束于OUTBUFM238的一系列输出缓冲器。
最好，丛发模式结构还包括时钟计数器电路。该时钟计数器电路是连接至控制电路并藉由计算时序信号的初始脉冲数来量测起始的时间周期。
最好，丛发模式装置还包括地址缓冲器电路。该地址缓冲器电路是连接并响应至控制电路。该地址缓冲电路递增对应于第一数据字符及第二数据字符的起始地址以产生起始地址的后继地址。最好，第一电路跟随起始存取而使用后继地址来存取多个数据字符。
此外，本发明的较佳实施例提供丛发模式装置以提供丛发模式存取内存中的多个数据字符。该丛发模式装置包含控制电路、第一序列感测放大器、第二序列感测放大器、地址缓冲器电路与闩锁电路。第一序列感测放大器是连接至控制电路并存取多个数据字符的第一序列的数据字符。第一序列数据字符藉由第一序列感测放大器一次存取一个数据字符，该放大器是由第一个数据字符开始存取，接着以第三个数据字符做第二次存取，之后则是存取对应至控制电路的多个数据字符的第一序列的数据字符。第二序列感测放大器是连接至控制电路并存取多个数据字符的第二序列的数据字符。第二序列数据字符藉由第二序列感测放大器一次存取的一个数据字符，该放大器是由第二个数据字符开始存取，接着以第四个数据字符做第二次存取，之后则是存取对应至控制电路的多个数据字符的第二序列的数据字符。
该地址缓冲器电路是连接并响应至控制电路。该地址缓冲电路递增对应至第一数据字符与第二数据字符的起始地址以产生起始地址的后继的地址。第一序列感测放大器与第二序列感测放大器是使用后继地址以存取多个数据字符。
该闩锁电路是连接至控制电路并且藉由控制电路选择性连接至第一序列感测放大器与第二序列感测放大器。闩锁电路储存第一序列的数据字符与第二序列的数据字符。控制电路将第一序列数据字符与第二序列的数据字符分别由第一序列感测放大器与第二序列感测放大器引导传送至闩锁电路。当完成由闩锁电路起始存取的第一数据字符与第二数据字符的传送时，该控制电路则以响应方式触发第三数据字符与第四数据字符的第二存取。
于此所使用的术语闩锁电路是广泛地表示一个或一个以上包含一个或一个以上的闩锁器的电路。举例而言，在一项较佳实施例中，该闩锁电路包含图2内存的起始于LATCHLO224与LATCHHO226且结束于LATCHLM228与LATCHHM230的序列闩锁器。
于此所使用的术语闩锁器是表示暂时数据储存组件。例如，暂时储存组件可以由一对反相器(如此处所描述及说明)，或者由正反器，诸如D型正反器来实现。
最好，丛发模式装置还包括有效地址缓冲器。该有效地址缓冲器具有输入端且连接至地址缓冲器电路。该有效地址缓冲器开始响应起始地址的丛发模式装置的起始状态。
最好，丛发模式装置还包括切换电路以选择来自闩锁电路的数据字符。最好切换电路依据是否数据字符为第一序列其中之一的数据字符或是第二序列其中之一的数据字符来做数据字符的选择。最好，切换电路是依据控制信号的转移来选择数据字符。最好，控制信号是起始地址的最低有效位。
于此所使用的术语转换电路广泛地意指任何切换机制的变化，该转换机制是用来将输出C的数值切换于输入A与输入B的数值之间。数据多任务器可视为2对1的切换电路。例如，在一项较佳实施例中，该切换电路包含图2内存的起始于MO232且结束于MM234的序列数据多任务器。
最好，丛发模式装置还包括数据缓冲器、时钟缓冲器与时钟计数器电路。该数据缓冲器具有输出端且连接至切换电路。该时钟缓冲器产生具有多个脉冲的时序信号，而连接至时钟缓冲器的该时钟计数器电路则藉由计数时序信号的起始脉冲数目来量测时间的起始周期。数据缓冲器最好以时序信号的每个连续脉冲跟随初始时间周期在输出端来产生第二数据字符、第三数据字符、第四数据字符与后继数据字符。后继数据字符是对应至多个数据字符的第一序列数据字符与第二序列数据字符。
本较佳实施例更提供一种方法，该方法提供丛发模式存取于内存中的多个数据字符。利用计数时序信号的起始脉冲的数目来量测起始的时间周期以响应初始地址。在起始时间周期内，第一数据字符与第二数据字符是藉由起始地址做存取，接着产生第二信号，起始地址递增以产生第二地址，而第三数据字符与第四数据字符则藉由第二地址来做存取以响应第二信号。最好，第一数据字符与第二数据字符是以响应第二信号来储存。随着起始时间周期，第一数据字符产生于内存的输出端以响应时序信号的第一脉冲，而第二数据字则产生于内存的输出端以响应时序信号的第二脉冲。
此外，本发明的较佳实施例提供一种方法，该方法提供丛发模式存取内存中的多个数据字符。最好，该多个数据字符是储存于内存的多个核心存储单元中。起始时间周期是藉由计数时序信号的起始脉冲数来量测以响应起始地址。在起始时间周期内，第一数据字符与第二数据字符是以起始地址来存取，之后则产生第二信号，起始地址递增以产生第二地址，第一数据字符与第二数据字符将进行诸存以响应第二信号，而第三数据字符与第四数据字符是以第二地址来做存取以响应第二信号。随起始时间周期，第一数据字符产生于内存的输出端以响应针对时序信号的第一脉冲，第二数据字符产生于内存的输出端以响应针对时序信号的第二脉冲，而第三与第四数据字符则将进行储存以响应时序信号的第二脉冲。以时序信号的连续脉冲而言，后继地址是以每两个时序信号的脉冲来产生，两个数据字符是因应每个后继地址以每两个脉冲的时序信号来做存取，两个数据字符是以每两个时序信号的脉冲来储存，而一个数据字符在内存的输出端是以每一个时序信号的脉冲来产生。
应该要了解的是于此所列举的方法的步骤能以任何符合所列举方式的顺序来执行。
前文的详细说明只描述本发明可以采用的很多形式的一部分。因此上述的详细说明可视为列举而非在于限定，并且需了解的是应该由本发明的权利要求，包含所有的等同，来界定本发明的精神及范围。因此权利要求范围含括所有的变换与修正，该变换及修正皆落在本发明的精神及范围内。
权利要求
1.一种用以提供丛发模式存取在内存中的多个数据字符的丛发模式装置，该装置包括用以存取多个数据字符的第一电路，该电路开始于第一数据字符与第二数据字符的起始存取；连接至该第一电路并产生具有多个脉冲的时序信号的控制电路，并且当该第一数据字符与该第二数据字符的起始存取完成时产生第二信号，其中该第一电路以该多个数据字符的后继存取跟随着该起始存取以响应第二信号与时序信号；以及具有输出端且藉由该控制电路选择性连接至该第一电路的数据缓冲器，该数据缓冲器于输出端产生该第一数据字符并且以每一个跟随时间起始周期的时序信号的连续脉冲于输出端来连续产生该第二数据字符及后继的数据字符，该后继的数据字符对应于多个数据字符的后继存取。
2.如权利要求1所述的丛发模式装置，进一步包括连接至该控制电路的时钟计数器电路，以藉由计数该时序信号的起始脉冲数来量测时间的起始周期。
3.如权利要求1所述的丛发模式装置，进一步包括连接并响应用以递增对应至该第一数据字符与该第二数据字符的起始地址的控制电路的地址缓冲电路，以产生接续该起始地址的后继地址，跟随着该起始地址，该第一电路使用该后继地址以存取该多个数据字符。
4.如权利要求1所述的丛发模式装置，其中多个数据字均储存于内存的多个核心存储单元中。
5.一种用以提供丛发模式存取在内存中的多个数据字符的丛发模式装置，该装置包括控制电路；用以存取多个数据字符的第一序列数据字符的第一序列感测放大器，该第一序列感测放大器连接至控制电路，其中利用第一序列感测放大器该第一序列数据字符每次存取一个数据字符，该存取开始于第一数据字符的起始存取，接着第三数据字符的第二存取，然后为该多个数据字符的该第一序列数据字符的后继存取，以响应该控制电路；用以存取多个数据字符的第二序列数据字符的第二序列感测放大器，该第二序列感测放大器连接至控制电路，其中利用第二序列感测放大器该第二序列数据字符每次存取一个数据字符，该存取开始于第二数据字符的起始存取，接着第四个数据字符的第二存取，然后为该多个数据字符的该第一序列数据字符的后继存取，以响应该控制电路；连接并响应用以递增对应至该第一数据位与该第二数据字符的起始地址的控制电路的地址缓冲电路，以产生接续该起始地址的后继地址，该第一序列感测放大器及该第二序列感测放大器使用该后继地址以存取该多个数据字符；以及连接至控制电路及藉由该控制电路选择性连接至该第一序列感测放大器与该第二序列感测放大器的闩锁电路，以储存该第一序列数据字符及该第二序列数据字符，该控制电路分别从该第一序列感测放大器及该第二序列感测放大器引导该第一序列数据字符及第二序列数据字符的转移至该闩锁电路；其中当分别完成该第一数据字符及该第二数据字符从该起始存取转移至该闩锁电路时，该控制电路将触发该第三数据字符及第四数据字符的第二存取。
6.如权利要求5所述的丛发模式装置，进一步包括具有输入端并连接至该地址缓冲电路的有效地址缓冲器以开始该丛发模式装置的起始状态而响应于该起始地址。
7.如权利要求5所述的丛发模式装置，进一步包括依据是否该数据字符为第一序列数据字符或第二序列数据字符的其中之一来选择来自闩锁电路的数据字符的切换电路。
8.如权利要求5所述的丛发模式装置，进一步包括依据控制信号的转移从该闩锁电路来选择数据字符的切换电路，其中该控制信号为该起始地址的最低有效位。
9.如权利要求5所述的丛发模式装置，进一步包括从该闩锁电路选择数据字符的切换电路；以及具有输出端且连接至该切换电路的数据缓冲器，该数据缓冲器连续产生第一数据字符、第二数据字符、第三数据字符、第四数据字符与位在输出端的后继数据字符，该后继数据字符均对应至该多个数据字符的第一序列数据字符与第二序列数据字符。
10.如权利要求9所述的丛发模式装置，进一步包括用以产生具有多个脉冲的时序信号的时钟缓冲器；以及连接至时钟缓冲器的时钟计数器电路，藉由计数该时序信号的起始脉冲数来量测起始时间周期；该数据缓冲器以每一个跟随起始时间周期的该时序信号的连续咏冲来连续产生该第二数据字符、该第三数据字符、该第四数据字符与在输出端的后继字符。
11.如权利要求5所述的丛发模式装置，其中该多个数据字符均储存于该内存的多个核心存储单元中。
12.一种于内存中用以提供丛发模式存取多个数据字符的方法，该方法包括藉由计数时序信号的起始脉冲数来测量起始时间周期以响应起始地址，并且在该起始时间周期内以该初始地址存取第一数据字符及第二数据字符；之后产生第二信号；递增该起始地址以产生第二地址；以该第二地址存取第三数据字符与第四数据字符以响应该第二信号；以及跟随该起始时间周期在该内存的输出端产生该第一数据字符以响应该时序信号的第一脉冲；以及在该内存的输出端产生该第二数据字符以响应该时序信号的第二脉冲。
13.如权利要求12所述的方法，进一步包括于该起始时间周期内，储存该第一数据字符与该第二数据字符以响应该第二信号。
14.如权利要求12所述的方法，其中该多个数据字符均储存于内存的多个核心存储单元中。
15.一种于内存中用以提供丛发模式存取多个数据字符的方法，该方法包括藉由计数时序信号的起始脉冲数来量测起始时间周期以响应起始地址，并且在该起始时间周期内以该起始地址存取第一数据字符与第二数据字符；之后产生第二信号；递增该起始地址以产生第二地址；储存该第一数据字符及该第二数据字符以响应该第二信号；以该第二地址存取第三数据字符与第四数据字符以响应该第二信号；以及，跟随该起始时间周期在该内存的输出端产生该第一数据字符以响应该时序信号的第一脉冲；在该内存的输出端产生该第二数据字符该时序信号的第二脉冲；储存该第三数据字符与第四数据字符以响应该时序信号的第二脉冲；以及对于时序信号的连续脉冲以该时序信号的每两个脉冲产生后继地址；对于每一个后继地址以每两个该时序信号的脉冲存取两个数据字符；以该时序信号的每两个脉冲储存两个数据字符；以及以该时序信号的每一个脉冲于内存的输出端产生一个数据字符。
16.如权利要求15所述的方法，其中该多个数据字符均储存于该内存的多个核心存储单元中。
全文摘要
本发明说明一种丛发模式装置用以提供丛发模式存取在闪存中的多个数据字符。该丛发模式装置包含第一电路(216，220)、连接至该第一电路(216，220)的控制电路(210)与藉由控制电路(210)而选择性连接至该第一电路(216，220)的数据缓冲器(236，238)。该第一电路(216，220)存取多个数据字符，而开始于第一数据字符与第二数据字符的起始存取。该控制电路(210)产生含有脉冲及第二信号的时序信号。当完成该第一数据字符与该第二数据字符的起始存取时，则产生第二信号。该第一电路(216，220)随着该初始存取而进行该多个数据字符的后继存取以响应该第二信号与该时序信号。数据缓冲器具有输出端并于输出端产生该第一数据字符且于输出端以每一个依随起始时间周期的时序信号的连续脉冲来连续产生该第二数据字符与后继的数据字符。该后继数据字符对应至该多个数据字符的后继存取。
文档编号G11C7/10GK1447972SQ01810500
公开日2003年10月8日 申请日期2001年5月21日 优先权日2000年5月31日
发明者赤荻隆男, 李·克莱凡地, 凯德拉·纽元 申请人:先进微装置公司, 富士通株式会社