专利名称：半导体存储器及其控制方法
技术领域：
本发明涉及一种半导体存储器及其控制方法，且尤其涉及一种低成本、高性能及高速的半导体存储器，其构造是将执行算术功能等之各处理器元件以及存储器集成安装于一个芯片上。
背景技术：
近年来，随着半导体元件在尺寸上变得愈来愈细微，已经实现了一种将处理器元件以及存储器集成安装于相同的芯片上所构成的LSI，即所谓的系统LSI或特别嵌入的DRAM处理器。而且，为了增加处理速度和数据频宽，提出了存储器嵌入式多处理器用以执行并行处理，亦即，在一芯片上具有多个处理器和嵌入式存储器单元的型式。存储器嵌入式多处理器被分类成共享存储器型多处理器(其中多个处理器元件分享一存储器单元的存取)和多处理器型的处理器(其中多个处理器元件各自拥有其专用存储器)。在共享存储器型的微处理器中，在每一处理器元件与每一分区的存储器子单元之间，可能同时进行非重叠的各种同时存取，此一系统有时会具有交叉开关阵列，以供多个处理器元件中每个以及各存储器子单元之间的连接。
图16是原有技术实例1附图，它概要地显示了在共享存储器型多处理器系统内，处理器元件与存储器单元之间连接的方式。在典型的设计中，在处理器元件和存储器单元之间具有供数据、地址、与控制信号用的总线。当处理器和存储器单元之间总线的数目是N，并且如果如图16中所示提供了N条总线时，一次只允许一个处理器对存储器进行存取，这意味着N总线中的一总线被占据供处理器和存储器之间的通信用。当各处理器元件提出请求，对存储器进行同时存取时，除了一个具有目前总线存取特权的处理器之外，所有其它请求存储器存取的处理器都必须等待，直到该处理器元件与存储器之间的通信结束且总线变为可用为止。所以即使存储器被分区成为小容量的单元，同时存取仍受限于可用总线数目的最大值N。图16中，请注意在总线部份的黑圆点并不是永久的总线接点而是总线开关阵列，并且那些接点受到控制以设定从处理器至目标存储器的总线路径。
图17是示范性原有技术实例2附图。如果设置M组总线，每组具有N条(此处M＜N)，如图17中所示，则允许M个处理器元件去同时与N个存储器通信。然而，由于需要M×N条总线，当处理器元件数目增加，总线的数目就会变得很大。在图中，总线交叉部份的黑圆点不是永久的总线接点而是开关阵列。那些开关阵列受控制去设定从处理器到包含一个或多个存储器单元的目标存储器小组的总线路径。其中存储器互相连接。
图18是原有技术实例3的示意图。在图18的例子中，在处理器元件和存储器单元之间设交叉线区域，并且处理器元件和存储器通过交叉开关而互相连接。典型的交叉线电路被设计成逐一地使形成交叉线的垂直及水平线与总线开关在交叉点相交。借着使用总线开关去提供在每一处理器元件和每一存储器单元之间直接连接用的路径，交叉开关系统利用比实例2更小的硬件尺寸实现了处理器元件和存储器各种组合的同时连接，尽管已知交叉线硬件是巨大的。虽然在以上听述实例1、实例2与实例3每个附图中未显示出，由于不允许多个处理器元件同时存取相同的存储器单元，设置了仲裁器电路以仲裁对存取相同存储器的同时请求。
以上所述原有技术中，由于交叉开关区域必须如图18中所示设置于处理器元件和存储器之间，因此有芯片尺寸增加的问题。对于大型集成系统而言，当处理器元件与总线的数目增加时，则该问题变得更加严重，结果使采用交叉线的系统变得昂贵。如果不使用交叉开关类型的总线系统，多个处理器元件同时存取每一目标存储器单元便是不可能的，因此，尤其对于存储器嵌入式多处理器，虽然系统效能可借着增加总线频宽而改进，但成本会随着芯片面积增加而增加。
在美国专利5,379,248中公开了一种半导体存储器，它有可能提供更复杂的位线周边电路而不会增加芯片大小。在此美国专利中，一般位线(ordinary bit line)置于存储单元上，而其它位线置于在一般位线上方因而与其交叉。因此，其重点在于在布局上得到更大自由度而非增加频宽，在另一美国专利5,943,253中公开了一种半导体存储器，通过设置彼此相交的第一数据总线与第二数据总线，该半导体存储器有可能传送更多数据而不会增加芯片面积。
虽然以上所提结构包括了本发明其结构之组成要素的一部份，它们无法实现高速大量的数据操作以及高频宽。
发明内容
本发明一目的是获得将处理器和存储器集成于一芯片上的优点，亦即通过配置平行和垂直于字线的数据线于存储单元上，以及通过配置交叉开关和导线去经由不被配置在第一与第二数据线的交叉点而被配置在存储单元周围区域比如检测放大器区域或字驱动器区域内之交叉开关而连接相关的平行和垂直数据线，得到较大频宽并且尽可能有效率地实现处理器对任何存储器地址的同时存取。
本发明的半导体存储器，更详细地说，包含了多个被配置于一矩阵内的存储单元、各自连接至该多个存储单元中的每一列的多个位线对、各自连接至每一位线对的各检测放大器、多个第一栅极对，多个第二栅极对、多个第一数据线对(其通过第一栅极对的启动而各自连接到所选取的一个位线对)、以及多个第二数据线对(其通过第二栅极对而各自连接到其中一个第一数据线对)，其中第一数据线对与第二数据线对配置成彼此相交。
凭借着刚描述的结构，通常供存储器数据转移用的第一数据线对亦能被当作交叉线连线，并因此能达成芯片面积缩减。
而且，本发明之半导体存储器包含了多个被配置于一矩阵内的存储单元、各自被连接至该多个存储单元中的每一列的多个位线对、各自被连接至每一位线对的检测放大器、多个第一栅极对、多个第二栅极对、多个第一数据线对(其各自被配置在各存储单元上，从而通过该第一栅极对而在启动时被连接到所选取的位线对的其中之一)、以及多个第二数据线对(其各自被配置在各存储单元上以便通过第二栅极对而被连接到第一数据线对的其中之一)，其中第一数据线对与第二数据线对被配置成彼此相交。
凭借以上描述的结构，能借使用存储单元区域而提供交叉线连线并因而能达到芯片面积缩减，而且，借着使用存储单元区域的高层当作连线区域，当与例如第二数据线对被配置于检测放大器区域内的例子比较时，能置放更大量的数据线对。借着已经描述的结构而使用大量的数据线对执行同时的数据通信，能构成高频宽的系统。
而且，本发明之半导体存储器其特征在于第一与第二栅极对被配置在存储单元阵列的外部空间中。
凭借着刚描述的结构，作为更有效配置的一个实例，交叉开关能被配置在存储单元阵列邻近检测放大器区域的位线侧之区域，并因此与它们传统上在第一数据线对与第二数据线对相交区域内的配置相比，能抑制芯片面积的增加。另外，由于开关能被配置于检测放大器区域的主动区域内，能够抑制芯片面积的增加，而且，本发明之半导体存储器包含了多个被配置于一矩阵内的存储单元、其各自被连接至该多个存储单元中的每一列的多个位线对、其各自被连接至每一位线对的各检测放大器、多个第一栅极、多个第二栅极、多个第一数据线(其各自通过第一栅极在启动时被连接到所选取位线对之一的一线)、以及多个第二数据线(其各自通过各第二栅极被连接至各第一数据线的其中之一)，其中第一数据线与第二数据线被配置成彼此相交。
虽然凭借着刚描述的结构未达成差动式数据转移之高速及低功率消耗的优点，但能够转移比通过数据线对所转移为两倍的数据，并因而有可能构成高频宽系统。
而且，本发明之半导体存储器包含被配置于一矩阵阵列内的多个存储单元、其各自被连接至该多个存储单元中的每一列的多个位线对、其各自被连接至每一位线对的各检测放大器、多个第一栅极对、多个第二栅极对、多个第一数据线对(其各自依分时基础通过第一栅极对在启动时被连接到所选取位线对的其中之一)、以及多个第二数据线对(其各自通过第二栅极对被连接到第一数据线对的其中之一)，其中第一数据线对与第二数据线对配置成彼此相交。
依据刚描述的结构，通过配置第一数据线对去单独地对应于每一存储块(memory block)，有可能与第一次存取连续地经由不同于第一次存取所用的第二数据线对而对不同于首先存取的存储块执行存取。而且，能够连续地执行转移出入多个存储块的数据而不会产生竞争，所以能够实现系统频宽的大幅改进。
而且，本发明之半导体存储器包含了一个或多个处理器元件、多个被配置于一阵列内的存储单元、其各自被连接至该多个存储单元中的每一列的多个位线对、其各自被连接至每一位线对的各检测放大器、多个第一栅极对、多个第二栅极对、多个第一数据线(data line)对(其各自通过该第一栅极对在启动时被连接到所选取的位线对的其中之一)、以及多个第二数据线对(其各自通过第二栅极对被连接到第一数据线对的其中之一)，其中第一数据线对与第二数据线对配置为彼此相交。
凭借着刚描述的结构，具备交叉线系统之存储器嵌入式处理器能实现于一个芯片上。因此能够提供高速且低功率的系统。
而且，依据本发明之半导体存储器，该处理器元件的第N个输入-输出数据线将被连接至所述第一栅极中的第N个以及所述第一数据线中对应的第N条，并且那些第N个配置中的每一个均被指派给该多个位线对中第N部份区组(partial chunk)，而其各自被连接至该多个存储单元中的每一列，其中列的数量是邻近位线对M乘以区组N的乘积。此处该处理器元件的第N个输入-输出数据线在处理器元件和存储单元之间的位数据连接均被指派去转移相对应于第一栅极对的第N个配置之数据，该第一栅极对各自从M邻近列中选取位线对的其中之一。并且总列数为M乘以N的乘积的各列之中，每一列在此均被连接至多个存储单元中的每一个存储单元。第N个第一栅极对将连接到每个第N个第一数据线对，并且该第N个第一线对将经由第二栅极对、以及经由第二数据线对而连接至每一处理器元件的第N个输入-输出N线。在一次同时读取或写入的数据内的所有列中，N个平行位数据的第M个是通过第一栅极的选取而转移。
凭借着此结构，N位数据字中接续的M个转移字在存储器和处理器之间得以高速被转移，而且由于导线的相邻配接很简单，可用少量的金属层来制造存储器嵌入式微处理器芯片。
而且，依据本发明之半导体存储器包含了一个或多个处理器元件、被配置于一矩阵阵列内的多个存储单元、其各自被连接至该多个存储单元中的每一列的多个位线对、其各自被连接至每一位线对的各检测放大器、多个第一栅极、多个第二栅极、多个第一数据线(其各自通过第一栅极在启动时被连接至所选取的一个位线对中的一线)，以及多个第二数据线(其各自通过各第二栅极被连接至各第一数据线的其中之一)，其中第一数据线与第二数据线被配置成彼此相交。
凭借着刚描述的结构，具备交叉线系统的高频宽存储器嵌入式处理器能被实现于一个芯片上。因此能够提供高速且低功率的系统。
而且，依据本发明之半导体存储器包含了一个或多个处理器元件、被配置于一矩阵阵列内的多个存储单元、各自被连接至该多个存储单元中的每一列的多个位线对、其各自被连接至每一位线对的检测放大器、多个第一栅极对、多个第二栅极对、多个第一数据线对(其各自依分时基础通过第一栅极对在启动时被连接至所选取位线对的其中之一)、以及多个第二数据线对(其各自通过第二栅极对被连接至第一数据线对的其中之一)，其中第一数据线对与第二数据线对被配置成彼此相交。
依据刚描述的结构，通过配置第一数据线对去单独地对应于每一存储块，有可能与第一次存取连续而经由不同于第一次存取所用的第二数据线对，对不同于首次存取的存储块执行存取。而且，能够连续地执行数据转移，使其出入多个存储块而不会产生竞争，所以能够实现系统频宽的大幅改进。
而且，本发明之半导体存储器包含了多个处理器元件、被配置于一矩阵阵列内以及被组织至多个存储块群组内的多个存储单元、其各自被连接至该多个存储单元中的每一列的多个位线对、其各自被连接至每一位线对的各检测放大器、多个第一栅极对、多个第二栅极对、多个第一数据线对(其各自通过该第一栅极对在启动时被连接到所选取的位线对的其中之一)、以及多个第二数据线对(其各自通过第二栅极对被连接至第一数据线对的其中之一)，其中第一数据线对与第二数据线对被配置成彼此相交。
凭借着刚描述的结构，具备交叉线系统之存储器嵌入式多处理器能被实现于一个芯片上。因此能够提供高速且低功率的系统。
而且，本发明之半导体存储器包含了多个处理器元件、被配置于一矩阵阵列内以及被组织至多个存储块群组内的多个存储单元、其各自被连接至该多个存储单元中的每一列的多个位线对、其各自被连接至每一位线对的各检测放大器、多个第一栅极、多个第二栅极、多个第一数据线对(其各自通过第一栅极在启动时被连接到所选取位线对之一的一线)、以及多个第二数据线对(其各自通过各第二栅极被连接至各第一数据线的其中之一)，其中第一数据线与第二数据线被配置成彼此相交。
凭借着刚描述的结构，具备交叉线系统的高频宽存储器嵌入式多处理器能被实现于一个芯片上。因此能够提供高速且低功率的系统。
而且，依据本发明之半导体存储器包含了一个或多个处理器元件、被配置于一矩阵阵列内以及被组织至多个存储块群组内的多个存储单元、其各自被连接至该多个存储单元中的每一列的多个位线对、其各自被连接至每一位线对的各检测放大器、多个第一栅极对、多个第二栅极对、多个第一数据线对(其各自依分时基础通过第一栅极对在启动时被连接至所选取位线对的其中之一)、以及多个第二数据线对(其各自通过第二栅极对被连接至第一数据线对的其中之一)，其中第一数据线对与第二数据线对被配置成彼此相交。
凭借着刚描述的结构，具备交叉线系统的高频宽存储器嵌入式多处理器能被实现于一个芯片上。因此能够提供高速且低功率的系统。另外，在存储器嵌入式多处理器内，每一处理器元件的输入与输出能被连接至配置于存储器侧的交叉线系统。
而且，本发明之半导体存储器进一步包含了连接至每一位线对的多个控制装置、多个第一栅极、多个第二栅极、多个第一数据线对(其各自通过第一栅极在启动时被连接到所选取位线对之一的一线)、以及多个第二数据线对(其各自通过各第二栅极被连接至各第一数据线的其中之一)，其中第一数据线与第二数据线被配置成彼此相交。
凭借着刚描述的结构，具备交叉线系统的高频宽存储器嵌入式多处理器能被实现于一个芯片上。因此能够提供高速且低功率的系统，而且，依据本发明之半导体存储器包含了一个或多个处理器元件、被配置于一矩阵阵列内以及被组织至多个存储块群组内的多个存储单元、其各自被连接至该多个存储单元中的每一列的多个位线对、其各自被连接至每一位线对的各检测放大器、多个第一栅极对、多个第二栅极对、多个第一数据线对(其各自依分时基础通过第一栅极对在启动时被连接至所选取位线对的其中之一)、以及多个第二数据线对(其各自通过第二栅极对被连接至第一数据线对的其中之一)，其中第一数据线对与第二数据线对被配置成彼此相交。
凭借着刚描述的结构，具备交叉线系统的高频宽存储器嵌入式多处理器能被实现于一个芯片上。因此能够提供高速且低功率的系统。另外，在存储器嵌入式多处理器内，每一处理器元件的输入与输出能被连接至配置于存储器侧的交叉线系统。
而且，本发明之半导体存储器进一步包含了多个控制装置，用以控制多个被组织至一个或多个存储块群组内的存储单元，其中各控制装置各自具有控制信号，用以控制每一群组。(此后在本文中，多个存储单元将被称为“存储单元阵列”或“单元阵列”。)凭借着刚描述的结构，能够构成一种能完成对多个存储单元阵列同时地多次存取的系统，并因而能提供高速系统。
而且，依据本发明之半导体存储器具有控制装置作为多个处理器元件的一部份。凭借着此结构，能构成一个在存储器嵌入式微处理器内的系统，允许多个存储单元阵列同时地完成多次存取，从而例如可使多个处理器元件同时存取多个存储单元阵列，并且所具有的速度在其最大时等于现有系统的速度乘上处理器元件的数目。
另外，依据本发明之控制半导体存储器用的方法包含由执行数据通信的处理器元件提出对多个被组织至存储块群组内的存储单元数据进行通信的请求、响应数据通信的请求而控制数据通信、以及受控制而依据控制信号去完成在处理器元件和存储单元之间的数据通信，其中在控制通信的步骤内，使用了控制信号以控制被组织至单一群组内的多个存储单元中的每一个存储单元。凭借着刚描述的配置，能够构成高速系统，用以控制对多个存储单元阵列的多个同时存取。
附图简要说明图1是依据本发明第一实施例之半导体存储器的系统图，
图2是概要地展示图1中所示半导体存储器一部份的附图。
图3是展示依据本发明第一实施例之半导体存储器内操作的时序图。
图4是依据本发明第二实施例之半导体存储器的系统图。
图5是概要地展示图4中所示半导体存储器一部份的示意图。
图6是概要地展示本发明第三实施例一部份的示意图。
图7是展示依据本发明第三实施例之半导体存储器内其操作的时序图。
图8是依据本发明第四实施例之半导体存储器的系统图。
图9是概要地展示图8中所示半导体存储器一部份的示意图。
图10是展示依据本发明第四实施例之半导体存储器内操作的时序图。
图11是依据本发明第五实施例之半导体存储器的系统图。
图12是依据本发明第五实施例之半导体存储器的系统图。
图13是依据本发明第五实施例之半导体存储器的系统图。
图14是展示依据本发明第六实施例之半导体存储器内其处理实例的图。
图15是展示依据本发明第七实施例之半导体存储器内其处理实例的图。
图16是原有技术半导体存储器的系统图，图17是原有技术半导体存储器的系统图。
图18是原有技术半导体存储器的系统图。
发明最佳实施方案本发明的较佳实施例将参考各附图而予以描述。
(第一示范性实施例)图1到图3是本发明第一示范性实施例的示范图。图1概要地展示依据第一实施例之半导体存储器其结构。图2概要地展示第1图中所示半导体存储器的一部份。在图1与图2中，存储单元阵列1被配置于一矩阵内。在图1中，只绘出存储单元阵列1的外框。在图2中，给出存储单元阵列1的方框图，图1展示出检测放大器列2的外框而图2展示出检测放大器列2的方框图。在真实的存储器系统内，众所周知，在矩阵配置中设置有与存储单元阵列1的列数相同数目的检测放大器。图2中概略展示了“第0列”、“第m列”以及“第n列”的典型存储单元列所用的检测放大器。子字(sub-word)解码器阵列3是字信号用的解码器。开关4控制了在第一数据线对DL，XDL与第二数据线对DB，XDB之间的连接。
虽然检测放大器5各自通常由两个P通道晶体管及两个N通道晶体管所组成的锁存电路来形成，在图2中以简化方式表示。开关6控制在位线对BL，XBL与第一数据线对DL，XDL之间的连接。
虽然存储单元7，在DRAM例子中，通常是由一晶体管和一电容器构成，在图2中是以简化方式表示。虽然实际上字线WL在数目上对应于存储单元阵列1的各列，在图2中只展示出两条线(WLa，W1b)。选择栅极8选择了上方及下方位线对的其中之一。虽然检测放大器列2更具有为每一位线对配置的预充电电路，在此省略未绘出。
图3是展示图1与图2中所示半导体存储器内操作实例的时序图。第一实施例内的操作将于以下参考图3予以描述。
当控制信号被与时钟脉冲(本文中此后称为CLK)的上升沿同步而馈入至存储器时，产生了各种脉冲用以控制存储器操作。当控制信号在图3中被与第一及第九时钟脉冲的上升沿同步而馈入时，在控制信号所指定地址的字线WLa从低电平转移到高电平。随着字线WLa的转移至高电平，连接至字线WLa之存储单元7内的数据被置于位线BL01-PLn2上。然后，由控制信号所指定之存储块用的检测放大器开始信号SP0、SP1会从预充电电平转移到高电平。随着SN0、SN1从预充电电平到低电平的转移，检测放大器5被启动并且位线对BL01-BLn2、XBL01-XBLn2上的电压会被检测放大器5放大。然后，开关6所用栅极信号Y0-0会从低电平转移到高电平，所以位线对BL01-BLm1，XBL01-XBLm1被连接到第一数据线对DL0-DLm，XDL0-XDLm。而且，由控制信号和第一数据线对DL0-DLm，XDL0-XDLm所选取的第二数据线对DB00-DB0m，XDB00-XDB0m会在开关4所用栅极信号TG0-0从低电平一转移到高电平时被连接一起。
在写入操作的例子中，数据在这一段时间内通过写入电路(未展示出)而被写入至第二数据线对DB00-DB0m，XDB00-XDB0m，并且写入数据经由开关4被传送到第一数据线对D10-DLm，XDL0-XDLm。而且，数据经由开关6被传送到位线对BL01-BLm1，XBL01-XBLm1，所以数据经由选择栅极8而写入至与字线WLa相连接的存储单元7。
在读取操作的例子中，位线对BL01-BLm1，XBL01-XBLm1上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DL0-DLm，XDL0-XDLm。而且，该电压是经由开关4被传送到第二数据线对DB00-DB0m，XDB00-XDB0m，第二数据线对DB00-DB0m，XDB00-XDB0m上的电压是被读取放大器(未展示出)放大并且所读取出的数据被输出。
无论在读取操作或写入操作中，在位线对BL，XBL与第一数据线对DL，XDL在开关6断路瞬间被断开时执行第一数据线对的预充电。在第一数据线对DL，XD1的预充电之后，开关6之栅极信号Y1-0。从低电平转移到高电平，所以位线对BL02-BLm2，XBL02-XBLm2与第一数据线对DL0-DLm，XDL0-XDLm被连接一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)而被写入到第二数据线对DB00-DB0m，XDB00-XDB0m中，并且所写入数据是经由开关4被传送到第一数据线对DL0-DLm，XDL0-XDLm。而且，数据是经由开关6被传送到位线对BL02-BLm2，XBL02-XBLm2，所以数据经由选择栅极8被写入至与字线WLa相连接的存储单元7。
在读取操作的例子中，位线对BL02-BLm2，XBL02-XBLm2上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DL0-DLm、XDL0-XDLm。而且，电压是经由开关4被传送到第二数据线对DB00-DB0m，XDB00-XDB0m。第二数据线对DB00-DB0m，XDB00-XDB0m上的电压被读取放大器(未展示出)放大，所以读取出的数据被输出。
如以上所述，即使当例如位线对BL01，XBL01与BL02，XBL02分享共同的第一数据线对DL0，XDL0时，有可能通过以2CLK周期(于图3中在第二与第三时钟脉冲周期以及第十与第十一时钟脉冲周期)读取及写入数据而存取所有被连接至字线WLa的存储单元。在完成写入操作/读取操作之后，如果必须去存取相同的存储块内被连接至另一字线的存储单元，便实施预充电操作做为下一个命令接收的准备。预充电操作是用以通过预充电电路(未展示出)而将所选取字线WL从高电平带到低电平并且将位线对BL，XBL带至预充电电平，而且预充电技术与传统的DRAM等装置所应用的相同(参看图3中第四、第八、第十二及第十六时钟脉冲周期)。
以下将描述一种对其它连接至第二数据线对DB10-DB1m，XDB10-XDB1m及字线WLb的存储单元做存取的情况。当控制信号是与图3中第五及第十三CLK的上升沿同步被馈入时，在控制信号所指定地址的字线WLb会从低电平转移到高电平。当字线WLb变到高电平时，与字线WLb相连接的存储单元7内之数据被置于位线BL01-BLn2上。然后，控制信号所指定存储块的检测放大器开始信号SP0、SP1会从预充电电平转移到高电平。然后，当信号SN0、SN1从预充电电平转移到低电平时，检测放大器5被致动(启动)并且位线对BL01-BLn2，XBL01-XBLn2上的电压会被检测放大器5放大。然后，开关6的栅极信号Y0-0从低电平转移到高电平，所以位线对BL01-BLm1，XBL01-XBLm1与第一数据线对D10-DLm，XDL0-XDLm被连接一起。而且，由控制信号所选取的第二数据线对DB10-DB1m、XDB10-XDB1m是在开关4的栅极信号TG1-0从低电平转移到高电平时被连接到第一数据线对DL0-DLm，XDL0-XDLm。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)而被写入至第二数据线对DB10-DB1m，XDB10-XDB1m，并且所写入数据是经由开关4被传送到第一数据线对DL0-DLm，XDL0-XDLm。而且，数据经由开关6被传送到位线对BL01-BLm1，XBL01-XBLm1，所以数据经由选择栅极8而被写入和字线WLb相连接的存储单元7中。
在读取操作的例子中，位线对B101-BLm1，XBL01-XBLm1上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DL0-DLm，XDL0-XDLm。而且，电压是经由开关4被传送到第二数据线对DB10-DB1m，XDB10-XDB1m。第二数据线对DB10-DB1m，XDB10-XDB1m上的电压是被读取放大器(未展示出)放大，所以读取出的数据被输出。
无论在读取操作或写入操作中，于位线对BL，XBL及第一数据线对DL，XDL在开关6断路瞬间被断开的同时执行第一数据线对的预充电。
在第一数据线对DL，XDL的预充电操作之后，开关6的栅极信号Y1-0从低电平转移到高电平，所以位线对BL02-BLm2，XBL02-XBLm2与第一数据线对DL0-DLm，XDL0-XD1m被连接一起。
在写入操作的例子中，数据是在这一段时间内借着写入电路(未展示出)而被写入第二数据线对DB10-DB1m，XDB10-XDB1m中，并且所写入数据是经由开关4被传送到第一数据线对DL0-DLm，XDL0-XDLm。而且，电压经由开关6被传送到位线对BL02-BLm2，XBL02-XBLm2，所以数据经由选择栅极8被写入至与字线WIb相连接的存储单元7。在读取操作的例子中，位线对BL02-BLm2，XBL02-XBLm2上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DL0-DLm、XDL0-XDLm。而且，电压经由开关4被传送到第二数据线对DB10-DB1m、XDB10-XDB1m。第二数据线对DB10-DB1m，XDB10-XDB1m上的电压被读取放大器(未展示出)放大，所以读取出的数据被输出。
因此，依据第一实施例，通常供存储器数据转移用的第一数据线亦能被当作交叉线连线，所以能抑制芯片面积的增加。
(第二示范性实施例)图4与图5是本发明之第二示范性实施例的示范图。图4概要地展示依据第二实施例之半导体存储器其结构，图5概要地展示一部份的图4中所示半导体存储器。
如图4中所示第二实施例将以上所述第一实施例(图1，图2)内的第二数据线对(DB，XDB)配置在存储单元阵列1上。依据第二实施例，变成有可能将交叉线连线配置在存储单元上方，所以能减少芯片大小。
而且，借着使用存储单元阵列上的区域当作连线区域，与例如其中第二数据线是被配置于检测放大器列范围内的第一实施例相比，能配置更大量的数据连线。而且，借着使用大量的数据线而执行对存储器的同时数据通信，变成有可能构成高频宽系统。
(第三示范性实施例)
图6与图7是本发明之第三示范性实施例的示范图。图6概要地展示一部份的依据第三实施例之半导体存储器。图7是展示图6中所示半导体存储器内操作实例之时序图。在图6中，第三实施例在单一总线结构内设置了以上所述第二实施例(图5)内的第一数据线(DL，XDL)与第二数据线(DB，XDB)。
当控制信号是与CLK的上升沿同步被馈入至半导体存储器时，产生控制存储器操作用的各种脉冲。当控制信号与图7中第一与第七时钟脉冲的上升沿同步而被馈入时，在控制信号所指定地址的字线WL。a从低电平转移到高电平。随着字线W1a的转移至高电平，连接至字线WLa的存储单元7内之数据会被置于位线B101-BLn2上。然后，由控制信号所指定的存储单元阵列之检测放大器启动信号SP0，SP1从预充电电平转移到高电平。随着SN0，SN1从预充电电平转移到低电平，检测放大器5被启动，所以位线对BL01-BLn2，XBL01-XBLn2上的数据被检测放大器5放大。然后，开关6的栅极信号Y0-0和Y1-0从低电平转移到高电平，所以位线BL01-BLm1被与第一数据线对DL0-DLm连接而且位线XBL02-XBLm2被与第一数据线XDL0-XDLm连接。而且，被控制信号所选取的第二数据线对DB00-DB0m，XDB00-XDB0m是在开关4之栅极信号TG0-0一从低电平转移到高电平时与第一数据线对DL0-DLm，XDL0-XDLm连接一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DB00-DB0m，XDB00-XDB0m中，并且所写入数据是经由开关4被传送到第一数据线对DL0-DLm，XDL0-XDLm。而且，数据是经由开关6被传送到位线对BL01-BLm1，XBL02-XBLm2，所以数据是经过选择栅极8被写入至和字线WLa相连接的存储单元7。
在读取操作的例子中，位线BL01-BLm0，XBL02-XBLm2上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DL0-DLm，XDL0-XDLm，而且，电压是经由开关4被传送到第二数据线对DB00-DB0m，XDB00-XDB0m。第二数据线对DB00-DB0m，XDB00-XDB0m上的电压是被与预设的预充电电平比较以及被读取放大器(未展示出)放大，并且读取出的数据被输出。
无论在读取操作或写入操作中，在位线对BL，XBL与第一数据线DL，XDL于开关6断路瞬间被断开的同时执行第一数据线的预充电。
在完成写入操作/读取操作之后，如果必须去存取相同的存储块内被连接至另一字线的存储单元，实行预充电操作做为下一个命令接收的准备(参看图7中第三，第六、第九及第十二时钟脉冲周期)。
以下将描述一种对被连接至另一些第二数据线对DB10-DB1m。XDB10-XDB1m和字线WLb的存储单元做存取的情况。当控制信号是与图7中第四与第十CLK的上升沿同步被馈入时，在控制信号所指定地址的字线WLb从低电平转移到高电平。当字线WLb已经转移到高电平时，和字线WLb连接的存储单元7内的数据被置于位线BL01-BLn2上。然后，由控制信号所指定的存储单元阵列的检测放大器启动信号SP0，SP1从预充电电平转移到高电平。然后，当信号SN0，SN1从预充电电平转移到低电平时，检测放大器5被启动并且位线对BL01-BLn2，XBL01-XBLn2上的电压被检测放大器5放大。然后，开关6的栅极信号Y0-0与Y1-0从低电平转移到高电平，所以位线BL01-BLm1与第一数据线DL0-DLm连接，并且位线XBL02-XBLm2与第一数据线XDL0-XDLm连接。而且，被控制信号所选取的第二数据线对DB10-DB1m，XDB10-XDB1m在开关4的栅极信号TG1-0从低电平转移到高电平时与第一数据线对DL0-DLm，XDL0-XDLm连接在一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DB10-DB1m，XDB10-XDB1m中，并且所写入数据经由开关4被传送到第一数据线对DL0-DLm，XDL0-XDLm。而且，数据是经由开关6被传送到位线BL01-BLm1，XBL02-XBLm2，所以数据经过选择栅极8被写入至和字线WLb连接的存储单元7。
在读取操作的例子中，位线对B101-BLm0，XBL02-XBLm2上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DL0-DLm，XDL0-XDLm。而且，电压是经由开关4被传送到第二数据线对DB10-DB1m，XDB10-XDB1m。第二数据线对DB10-DB1m，XDB10-XDB1m上的电压被与预设的预充电电平比较以及被读取放大器(未展示出)放大，并且读取出的数据被输出。
因此，依据第三实施例，能在相同的时间长度内传送为通过数据线对所传送两倍多的数据，并且有可能构成高频宽系统。
(第四示范性实施例)图8至图10是本发明之第四示范性实施例的示范图。图8概要地展示依据第四实施例之半导体存储器其结构。图9概要地展示一部份的图8中所示半导体存储器。图10是图8与图9中所示半导体存储器之操作的时序图，图8与图9中第四实施例与上述第二实施例(图4、图5)不同之处在于开关4的连接方式以及开关6的连接方式。
当控制信号是与CLK的上升沿同步被馈入至半导体存储器时，产生了各种控制存储器操作用的脉冲。当控制信号是与图10中第一及第十时钟脉冲的上升沿同步被馈入时，在控制信号所指定地址的字线Wla从低电平转移到高电平。随着字线WLa的转移到高电平，和字线WLa相连接的存储单元7内的数据是被置于位线BL01-BLn2上。然后，由控制信号所指定的存储单元阵列之检测放大器启动信号SP0，SP1(未展示出)从预充电电平转移到高电平。随着SN0，SN1的从预充电电平转移到低电平(未展示出)，检测放大器5被启动，所以位线对BL01-BLn2，XBL01-XBLn2上的电压被检测放大器放大。然后，开关6的栅极信号Y0-0从低电平转移到高电平，所以位线对BLx1，XBLx1(x代表从0到n的偶数)被连接到第一数据线对DLx，XDLX(x代表从0到n的偶数)。而且，被控制信号所选取的第二数据线对DB00-DB0m，XDB00-XDB0m是在开关4的栅极信号TG0-0从低电平转移到高电平时被与第一数据线对DLx，XDLx(x代表从0到n的偶数)连接一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DB00-DB0m，XDB00-XDB0m中，并且所写入数据是经由开关4被传送到第一数据线对DLx，XDLX(x代表从0到n的偶数)。
而且，数据是经由开关6被传送到位线对BLx1，XBLx1(x代表从0到n的偶数)，所以数据经过选择栅极8被写入至和字线WLa相连接的存储单元7。
在读取操作的例子中，位线对BLx1，XBLx1(x代表从0到n的偶数)上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DLx，XDLx(x代表从0到n的偶数)。而且，电压是经由开关4被传送到第二数据线对DB00-DB0m，XDB00-XDB0m。第二数据线对DB00-DB0m，XDB00-XDB0m上的电压被读取放大器(未展示出)放大并且读取出的数据被输出，无论在读取操作或写入操作中，在位线对BL，XBL与第一数据线对DL，XDL于开关6断路瞬间被断开的同时执行第一数据线对的预充电。
在第一数据线对DL，XDL预充电之后，开关6的栅极信号Y0-1从低电平转移到高电平，所以位线对BLy1、XBLy1(y代表从0到n的奇数)与第一数据线对DLx、XDLx(x代表从0到n的偶数)被连接一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DB00-DB0m，XDB00-XDB0m中，并且所写入数据是经由开关4被传送到第一数据线对DLx，XDLx(x代表从0到n的偶数)。而且，数据是经由开关6被传送到位线对Bly1，XBLy1(y代表从0到n的奇数)，所以数据经过选择栅极8被写入至和字线WLa相连接的存储单元7。
在读取操作的例子中，位线对Bly1，XBLy1(y代表从0到n的奇数)上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DLx，XDLx(x代表从0到n的偶数)。而且，电压是经由开关4被传送到第二数据线对DB00-DB0m，XDB00-XDB0m。第二数据线对DB00-DB0m，XDB00-XDB0m上的电压被读取放大器(未展示出)放大并且读取出的数据被输出。
当针对由控制信号在第一与第十时钟脉冲周期所指定之存储单元阵列和第二数据线以外的存储单元阵列和第二数据线对实施存取时，能完成连续的操作。以下将描述与其相关之操作。
当供存取不同于在第一与第十时钟脉冲周期所指定之存储单元阵列用的控制信号是与图10中第二及第十一时钟脉冲的上升沿同步被馈入时，在控制信号所指定地址的字线WLc从低电平转移到高电平。随着字线Wlc的转移到高电平，连接至字线WLc的存储单元7内之数据是被置于位线BL0(z+1)-BLn(z+2)上。然后，控制信号所指定存储块的检测放大器启动信号SPz，SP(z+1)(未展示出)从预充电电平转移到高电平。随着SNz，SN(z+1)(未展示出)的从预充电电平转移到低电平，检测放大器5被启动，所以位线对BL0(z+1)-BLn(z+2)，XBL0(z+1)-XBLn(z+2)被检测放大器放大。然后，开关6的栅极信号Yz-0从低电平转移到高电平，所以位线对BLx(z+1)，XBLx(z+1)(x代表从0到n的偶数)被连接到第一数据线对DLy，XDLy(x代表从0到n的奇数)。而且，被控制信号所选取的第二数据线对DBz0-DBzm，XDBz0-XDBzm是在开关4之栅极信号TGz-1从低电平转移到高电平的同时被与第一数据线对DLy，XDLy(x代表从0到n的奇数)连接在一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DBz0-DBzm，XDBz0-XDBzm中，并且所写入数据是经由开关4被传送到第一数据线对DLy，XDLy(y代表从0到n的奇数)。而且，数据是经由开关6被传送到位线对BLx(z+1)，XBLx(z+1)(x代表从0到n的偶数)，所以数据经过选择栅极8被写入至和字线WLc相连接的存储单元7。
在读取操作的例子中，位线对BLx(z+1)，XBLx(z+1)(x代表从0到n的偶数)上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DLy，XDLy(y代表从0到n的奇数)。而且，电压是经由开关4被传送到第二数据线对DBz0-DBzm，XDBz0-XDBzm。第二数据线对DBz0-DBzm，XDBz0-XDBzm上的电压被读取放大器(未展示出)放大并且读取出的数据被输出。
无论在读取操作或写入操作中，在位线对BL，XBL与第一数据线对DL，XDL于开关6断路瞬间被断开的同时执行第一数据线对的预充电。
在第一数据线对DL，XDL预充电之后，开关6的栅极信号Yz-1从低电平转移到高电平，所以位线对BLy(z+1)，XBLy(z+1)(y代表从0到n的奇数)与第一数据线对DLy，XDLy(y代表从0到n的奇数)被连接在一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DBz0-DBzm，XDBz0-XDBzm中，并且所写入数据是经由开关4被传送到第一数据线对DLy，XDLy(y代表从0到n的偶数)。而且，数据是经由开关6被传送到位线对BLy(z+1)，XBLy(z+1)(y代表从0到n的奇数)，所以数据经过选择栅极8被写入至和字线WLc相连接的存储单元7。
在读取操作的例子中，位线对BLy(z+1)，XBLy(z+1)(y代表从0到n的奇数)上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DLy，XDLy(y代表从0到n的奇数)。而且，电压是经由开关4被传送到第二数据线对DBz0-DBzm，XDBz0-XDB2m。第二数据线对DBz0-DBzm，XDBz0-XDBzm上的电压被读取放大器(未展示出)放大并且读取出的数据被输出，在完成写入操作/读取操作之后，如果必须去存取相同的存储块内被连接至另一字线的存储单元，则实行预充电操作做为下一个命令接收的准备(参看图10中第四、第五、第八、第九、第十三、第十四、第十七、与第十八时钟脉冲周期)。
将参考图10描述一种对于被连接至其它第二数据线对DBz0-DBzm，XDBz0-XDBzm和字线WLb的存储单元、以及被连接至第二数据线对DB00-DB0m，XDB00-XDB0m和字线WLd的存储单元存取之情况。
当控制信号是与第五及第十四CLK的上升沿同步被馈入时，在控制信号所指定地址的字线WLb从低电平转移到高电平。当字线WLb已经转移到高电平时，和字线WLb连接的存储单元7内的数据是被置于位线XBL01-XBLn2上。然后，控制信号所指定存储块的检测放大器启动信号SP0，SP1(未展示出)从预充电电平转移到高电平。然后，当信号SN0，SN1(未展示出)从预充电电平转移到低电平时，检测放大器5被启动并且位线对BL01-BLn2，XBL01-XBLn2上的电压被检测放大器放大。然后，开关6的栅极信号Y0-0从低电平转移到高电平，所以位线对BLx1，XBLx1(x代表从0到n的偶数)被连接到第一数据线对DLx，XDLx(x代表从0到n的偶数)。而且，被控制信号所选取的第二数据线对DBz0-DBzm，XDBz0-XDBzm是在开关4的栅极信号TGz-0从低电平转移到高电平时被与第一数据线对DLx，XDLx(x代表从0到n的偶数)连接一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DBz0-DB0m，XDBz0-XDB0m中，并且所写入数据是经由开关4被传送到第一数据线对DLx，XDLx(x代表从0到n的偶数)。而且，数据是经由开关6被传送到位线对BLx1，XBLx1(x代表从0到n的偶数)，所以数据经过选择栅极8被写入至和字线WLb连接的存储单元7。
在读取操作的例子中，位线对BLx1，XBLx1(x代表从0到n的偶数)上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DLx，XDLx(x代表从0到n的偶数)。而且，电压是经由开关4被传送到第二数据线对DBz0-DBzm，XDBz0-XDBzm。第二数据线对DBz0-DBzm，XDBz0-XDBzm上的电压被读取放大器(未展示出)放大并且读取出的数据被输出。
无论在读取操作或写入操作中，在位线对BL，XBL与第一数据线对DL、XDL于开关6断路瞬间被断开的同时执行第一数据线对的预充电。
在第一数据线对DL，XDL预充电之后，开关6的栅极信号Y0-1从低电平转移到高电平，所以位线对B1y1，XBLy1(y代表从0到n的奇数)与第一数据线对DLx，XDLx(x代表从0到n的偶数)被连接在一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DBz0-DB2m，XDBz0-XDBzm中，并且所写入数据是经由开关4被传送到第一数据线对DLx，XDLx(x代表从0到n的偶数)。而且，数据是经由开关6被传送到位线对BLy1，XBLy1(y代表从0到n的奇数)，所以数据经过选择栅极8被写入至和字线WLb连接的存储单元7。
在读取操作的例子中，位线对BLy1，XBLy1(y代表从0到n的奇数)上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DLx，XDLx(x代表从0到n的偶数)。而且，电压经由开关4被传送到第二数据线对DBz0-DBzm，XDBz0-XDBzm。第二数据线对DBz0-DBzm，XDBz0-XDB2m上的电压被读取放大器(未展示出)放大并且读取出的数据被输出。
当存取是针对在第五或第十四时钟脉冲由控制信号所指定的存储单元阵列以外的存储单元阵列，和第二线对不相关之存储块或存取第二线对本身时，能完成连续的操作。以下将描述与其相关之操作。
当存取不同于在第五及第十四时钟脉冲周期所指定之存储单元阵列用的控制信号是与图10中第六及第十五时钟脉冲的上升沿同步被馈入时，在控制信号所指定地址的字线WLd从低电平转移到高电平。随着字线WLd的转移到高电平，和字线WLd相连接之存储单元7内的数据是被置于位线XBL0(z+1)-XBLn(z+2)上。然后，由控制信号所指定的存储单元阵列之检测放大器启动信号SPz，SP(z+1)(未展示出)从预充电电平转移到高电平。随着SNz，SN(z+1)(未展示出)从预充电电平转移到低电平，检测放大器5被启动，所以位线对BL0(z+1)-BLn(z+2)，XBL0(z+1)-XBLn(z+2)被检测放大器放大。然后，开关6的栅极信号Yz-0从低电平转移到高电平，所以位线对BLx(z+1)，XBLx(z+1)(x代表从0到n的偶数)被连接到第一数据线对DLy，XDLy(x代表从0到n的奇数)。而且，被控制信号所选取的第二数据线对DB00-DB0m，XDB00-XDB0m是在开关4的栅极信号TG0-1从低电平转移到高电平时被与第一数据线对DLy，XDLy(x代表从0到n的奇数)连接一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DB00-DB0m，XDB00-XDB0m中，并且所写入数据是经由开关4被传送到第一数据线对DLy，XDLy(y代表从0到n的奇数)。而且，数据是经由开关6被传送到位线对BLx(z+1)，XBLx(z+1)(x代表从0到n的偶数)，所以数据经过选择栅极8被写入至和字线WLd相连接的存储单元7。
在读取操作的例子中，位线对BLx(z+1)，XBLx(z+1)(x代表从0到n的偶数)上被检测放大器5放大的电压是在这一段相同的时间内经由开关6被传送到第一数据线对DLy，XDLy(y代表从0到n的奇数)。而且，电压是经由开关4被传送到第二数据线对DB00-DB0m，XDB00-XDB0m。第二数据线对DB00-DB0m，XDB00-XDB0m上的电压被读取放大器(未展示出)放大并且读取出的数据被输出。
无论在读取操作或写入操作中，在位线对BL，XBL与第一数据线对DL，XDL于开关6断路瞬间被断开的同时执行第一数据线对的预充电。
在第一数据线对DL，XDL预充电之后，开关6的栅极信号Yz-1从低电平转移到高电平，所以位线对BLy(z+1)，XBLy(z+1)(y代表从0到n的奇数)与第一数据线DLy，XDLy(y代表从0到n的奇数)被连接在一起。
在写入操作的例子中，数据在这一段时间内借着写入电路(未展示出)被写入至第二数据线对DB00-DB0m，XDB00-XDB0m中，并且所写入数据是经由开关4被传送到第一数据线对DLy，XDLy(y代表从0到n的奇数)。而且，数据是经由开关6被传送到位线对BLy(z+1)，XBLy(z+1)(y代表从0到n的奇数)，所以数据经过选择栅极8被写入至和字线WLd相连接的存储单元7。
在读取操作的例子中，位线对BLy(z+1)，XBLy(z+1)(y代表从0到n的奇数)上被检测放大器5放大的电压在这一段相同的时间内经由开关6被传送到第一数据线对DLy，XDLy(y代表从0到n的奇数)。而且，电压经由开关4被传送到第二数据线对DB00-DB0m，XDB00-XDB0m。第二数据线对DB00-DB0m，XDB00-XDB0m上的电压被读取放大器(未展示出)放大并且读取出的数据被输出。
因此，依据第四实施例，借着配置第一数据线对去个别地对应于每一存储单元阵列，有可能经由不同于第一存取中所用的第二数据线对，对于不同于首先存取的存储块随第一存取连续地执行存取。因此数据能连续地执行转移出入多个存储块而不会产生竞争，所以能够实现系统频宽的大幅改进。附带地，第四实施例中展示一实例其中第一数据线对是对应于两个存储单元阵列。能借着改变开关6与开关4的连结而方便地改变第一数据线对所对应之存储单元阵列的数目。而且，借着使其相同于第二数据线对的区块数目(这结构是是典型地全交叉线连线系统，它使得同时的各个存储块存取是有可能)，有可能构成一系统，其中从第二数据线对所有区块连续的存取是可能的，并且因此能完全地避免总线冲突。另外，邻近位线对中每一组应该经由相对应“第N”位的第一数据线对与第二数据线对而被分配给间距吻合处理器之输入/输出线对的“第N”位供快速数据转移用。
(第五示范性实施例)第五示范性实施例其特征为具有多个处理器元件被通过存储器的第二数据线对而连接到第一实施例的存储器，第二实施例的存储器，或第四实施例的存储器，并使它们集成于一芯片上。
在图11中，多个处理器元件9是通过第二数据线对(DB，XDB)而与第一实施例的存储器连接并且这些元件是被集成于一芯片上。在图12中，多个处理器元件9借着第二数据线对(DB，XDB)而与第二实施例的存储器连接并且这些元件是被集成于一芯片上。在图13中，多个处理器元件9通过第二数据线对(DB，XDB)而与第四实施例的存储器连接，并且这些元件被集成于一芯片上。
在图11到图13中，一处理器元件是被连接到和一存储单元阵列相关的第二数据线对。而且，每一存储单元阵列在存储器之内是被与第一数据线对连接。换言之，交叉线连线以及交叉开关是被形成在存储器之内。因此当本发明的多个存储单元阵列和多个处理器元件被集成于一芯片上时，交叉线连线以及交叉开关是形成在存储器之内。于是，本发明其优点为防止芯片面积增加。虽然到目前为止已经描述了交叉开关被形成在存储器之内的例子，当然有可能形成交叉开关于处理器元件之内。
处理器元件9以及存储单元阵列以相同的间距配置。当它们集成于一芯片上时，可以依据需要选取处理器元件9的数目以及存储单元阵列的数目。
(第六示范性实施例)第六示范性实施例是和从一个或多个处理器元件存取一存储单元阵列所用请求的仲裁相关。
第五实施例内的仲裁功能被合并于处理器元件之内。当多个处理器元件请求存取一存储单元阵列时，进行处理器元件间的仲裁并且只有来自一处理器元件的存取请求起作用。依据来自被致能存取之处理器的信号(未展示出)，供存储器内第一数据线对(DL、XDL)以及和被致能存取之处理器元件相连接的第二数据线对(DB、XDB)连接用的开关4被转为接通，并且借以执行存取而在存储器和处理器之间转移数据。
图14是概要地展示从处理器元件9到单元阵列1之存取请求用的仲裁实例图。以下描述集成n个处理器元件9的例子。
当彼此独立运作的各处理器元件9同时地提出n个对单元阵列1的存取请求时，仲裁器电路10在n个存取请求间做仲裁。仲裁器电路10分配优先权层级给n个存取请求并且依优先权顺序输出对存储器的存取请求。在此，仲裁器电路10是于存储器和处理器元件9之间依据前一个存取请求的通信已经结束时才接受下一个存取请求。
依据本实施例，由于能在小芯片外形内设置交叉线系统，装有交叉线系统的存储器嵌入式多处理器能被实现于一个芯片上。因此能够提供目前已经被实现于多芯片上的高速及低功率系统。
(第七示范性实施例)第七示范性实施例是关于从一个或多个处理器元件到一个或多个存储单元阵列的存取请求之仲裁。
图15是概要地展示从多个处理器元件9到多个单元阵列1-m的存取请求之间仲裁实例的示意图。在图15中，配置成同时地从图14的仲裁器电路10发出多个对单元阵列1的存取请求。集成九组处理器元件。为了简化，将描述n＝m的例子。
当彼此独立运作的处理器元件9同时地提出对单元阵列1-n的n个存取请求时，仲裁器电路10仲裁这n个存取请求。仲裁器电路10通过硬件或软件分配优先权层级给n个存取请求并且依据优先权层级而接受存储器存取请求。在此，仲裁器电路10检查是否有任何的存取请求是针对相同的存储单元阵列k。如果无任何存取请求是针对相同的存储单元阵列k(未展示出)，各存储器存取请求会同时被接受。如果其中一些是针对相同的存储单元阵列k，则会在单元阵列k与处理器元件9之间依据前一个存取请求的通信已经结束之后才接受下一个存取请求。
本实施例内之操作将描述如下。操作是经由处理器元件提出对存储单元阵列的存取请求之步骤、属于被请求存取之存储单元阵列内的仲裁器电路做出仲裁的步骤，以及依据仲裁结果而完成在处理器元件和存储单元阵列之间数据通信的步骤而执行。仲裁器电路各自具有对每一存储单元阵列的仲裁信号。
由于能于小芯片外形内设置依据本实施例之交叉线系统，装有交叉线系统的存储器嵌入式多处理器能被实现于一个芯片上。如果使用分离的存储单元阵列，则变成有可能同时地完成在多个处理器元件9和多个存储单元阵列之间的存取，并且因此能实现更高速的系统。所以，依据本发明，借着使交叉线连线配置于存储单元阵列上，能提供高速及高效能存储器嵌入式多处理器而不会增加芯片面积。
权利要求
1.一种半导体存储器，包含多个存储单元，被配置于一矩阵阵列内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，各自被连接至每一位线对；多个第一栅极对；多个第二栅极对；多个第一数据线对，各自通过该第一栅极对而在启动时被连接到所选取的位线对的其中之一；以及多个第二数据线对，各自通过该第二栅极对而被连接到该第一数据线对；其中该第一数据线对与该第二数据线对被配置成彼此相交。
2.一种半导体存储器，包含多个存储单元，被配置于一矩阵阵列内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，各自被连接至每一位线对；多个第一栅极对；多个第二栅极对；多个置于该存储单元上的第一数据线对，各自通过该第一栅极对而在启动时被连接到所选取的位线对的其中之一；以及多个置于存储单元上的第二数据线对，各自通过该第二栅极对而被连接到该第一数据线对的其中之一；其中该第一数据线对与该第二数据线对被配置成彼此相交。
3.如权利要求1或2的半导体存储器，其中该第一与第二栅极对配置在存储单元阵列的外部空间中。
4.一种半导体存储器，包含多个存储单元，被配置于一矩阵阵列内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，各自被连接至每一位线对；多个第一栅极；多个第二栅极；多个第一数据线，各自通过各第一栅极而在启动时被连接到所选取位线对之一的一线；以及多个第二数据线，各自通过各第二栅极而被连接至各第一数据线的其中之一；其中第一数据线与第二数据线被配置成彼此相交。
5.一种半导体存储器，包含多个存储单元，被配置于一矩阵阵列内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，各自被连接至每一位线对；多个第一栅极对；多个第二栅极对；多个置于该存储单元上的第一数据线对，各自通过该第一栅极对而在启动时被连接到所选取的位线对的其中之一；多个第一数据线对，各自依分时基础通过第一栅极对而在启动时被连接到所选取位线对的其中之一；以及多个第二数据线对，各自通过第二栅极对被连接到每个第一数据线对；其中该第一数据线对与该第二数据线对被配置成彼此相交。
6.一种半导体存储器，包含具有算术功能的一个或多个处理器元件；多个存储单元，被配置于一矩阵阵列内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，各自被连接至每一位线对；多个第一栅极对；多个第二栅极对；多个第一数据线对，各自通过该第一栅极对而在启动时被连接到所选取的位线对的其中之一；以及多个第二数据线对，通过第二栅极对而被连接到各第一数据线对的其中之一；其中该第一数据线对与该第二数据线对被配置成彼此相交。
7.一种半导体存储器，包含一个或多个处理器元件；多个存储单元，被配置于一矩阵阵列内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，各自被连接至每一位线对；多个第一栅极；多个第二栅极；多个第一数据线，各自通过第一栅极而在启动时被连接到所选取一列的各位线对之一的一线；以及多个第二数据线，各自通过各第二栅极而被连接至各第一数据线之一；其中第一数据线与第二数据线被配置成彼此相交。
8.一种半导体存储器，包含一个或多个处理器元件；多个存储单元，被配置于一矩阵阵列内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，各自被连接至每一位线对；多个第一栅极；多个第二栅极；多个第一数据线对，各自依分时基础通过第一栅极对而在启动时被连接到所选取位线对的其中之一；以及多个第二数据线对，通过第二栅极对而被连接到各第一数据线对；其中该第一数据线对与该第二数据线对被配置成彼此相交。
9.一种半导体存储器，包含多个处理器元件；多个存储单元，被配置于一矩阵阵列内并且被组织至多个存储块群组内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，被连接至每一位线对；多个第一栅极对；多个第二栅极对；多个第一数据线对，各自通过第一栅极对而在启动时被连接到所选取位线对的其中之一；以及多个第二数据线对，各自通过第二栅极对而被连接到第一数据线对的其中之一；其中该第一数据线对与该第二数据线对被配置成彼此相交。
10.一种半导体存储器，包含多个处理器元件多个存储单元，被配置于一矩阵阵列内并且被组织至多个存储块群组内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，各自被连接至每一位线对；多个第一栅极；多个第二栅极；多个第一数据线，通过第一栅极而在启动时被连接到所选取一列的各位线对之一的一线；以及多个第二数据线，通过各第二栅极而被连接到各第一数据线；其中第一数据线与第二数据线被配置成彼此相交，
11.一种半导体存储器，包含一个或多个处理器元件；多个存储单元，被配置于一矩阵阵列内并且被组织至多个群组内；多个位线对，各自被连接至该多个存储单元中的每一列；多个检测放大器，各自被连接至每一位线对；多个第一栅极对；多个第二栅极对；多个第一数据线对，各自依分时基础通过第一栅极对而在启动时被连接到所选取位线对的其中之一；以及多个第二数据线对，各自通过第二栅极对而被连接到第一数据线对的其中之一；其中该第一数据线对与该第二数据线对被配置成彼此相交。
12.如权利要求6至11的半导体存储器，其中该一个或多个处理器元件具有与该第二数据线或数据线对执行数据通信用的装置。
13.如权利要求6至11的半导体存储器，该存储器进一步包含多个控制装置，用以控制被组织至一个或多个存储块群组内的多个存储单元，其中该控制装置各自具有用于控制每个群组的控制信号。
14.如权利要求6至11的半导体存储器，其中该控制装置是该多个处理器元件的一部份。
15.如权利要求6至11的半导体存储器，其中该处理器元件的第N个输入-输出数据线将被连接至该第一栅极中的第N个以及相对应的第N个该第一数据线，并且那些第N个配置各自被分配给该多个位线对中的第N部份区组，而其各自被连接至该多个存储单元中的每一列，其列数等于M邻近位线对乘以N区组的乘积。
16.一种控制半导体存储器之方法，包含以下步骤由处理器元件提出数据通信请求，该处理器元件与被组织至存储块群组内的多个存储单元进行数据通信；响应数据通信请求而控制数据通信；以及依据受控制的控制信号而进行所述的处理器元件和各存储单元之间的数据通信，其中在控制通信的步骤中，使用控制信号去控制被组织至个别群组内的多个存储单元中的每一个存储单元。
全文摘要
本发明之目的是提供一种半导体存储器，其具有集成装配于一芯片上的处理器和存储器。为实现这一目的，将交叉线连线置于存储单元区域上，并且在检测放大器区域或字驱动器区域中设置交叉开关。从而有可能完成存储器共享而无需增加芯片区域，并且亦有可能连续地取出大量的数据。因此能提供一种具有高频宽的存储器嵌入式系统。
文档编号G11C8/08GK1430783SQ01810150
公开日2003年7月16日 申请日期2001年5月28日 优先权日2000年5月26日
发明者村井克己, 堀川顺 申请人:松下电器产业株式会社