专利名称：具有间隙的铁电电容的制作方法
技术领域：
本发明系涉及一种半导体组件及制造技术，其特别与一种铁电电容(Ferroelectric capacitor)的制造有关。
随着半导体工业持续的进展，铁电内存组件已广泛的应用于集成电路中。一般而言，一随机存取铁电内存具有许多存储单元(memorycell)，且其存储单元通常由一铁电电容与晶体管所构成，用以储存一位(bit)的讯号。其中，晶体管的漏极或源极与铁电电容的一端连接，而铁电电容的另一端则与参考电位连接，至于晶体管的另一端与栅极则分别与位线(bit line)及字符线(word line)连接。因此在制造随机存取铁电内存的存储单元时，往往也包含了晶体管与铁电电容的工艺，并借着电容器与晶体管的源极区或漏极区的电性接触，将数字信息储存在电容器中，再利用晶体管、位线和字符线数组来存取铁电电容器的数字资料。
然而，随着超大规模集成电路(ULSI)的发展，为求得具竞争价值的电容和占据最小空间两者的平衡，工艺技术的改良就不可少。其中一种方式是将电容架构在较高的位置上，如此，则一般上电极板就和储存节点彼此相卷绕(warp)而形成一般所称的堆栈电容(stackedcapacitor)。
传统堆栈式的铁电存储单元的电容器如
图1所示。以一晶体管/一铁电电容器(1T/1C)的结构为例，其形成方法一般是先在半导体基底10上形成晶体管的栅极12、栅极介电层14以及源极/漏极区16之后，再覆盖上一层介电层20，然后在介电层20中形成接触窗钨插塞(W-plug)22连接到源极/漏极区16之一，最后再于接触窗钨插塞22上形成铁电电容。传统的铁电电容系以“平面方式”由下向上堆栈，在下电极24上形成铁电材质薄膜26，并且在铁电薄膜26上形成上电极28，其中上述的铁电材质薄膜26一般为Pb/Zr/TiO3的合金。
此种堆栈式的铁电电容虽然是最省面积的，但是其在形成铁电材质薄膜26时，需要一高温工艺，此工艺温度通常会高于500℃，因为若此工艺温度不够高，铁电材质薄膜26的结晶品质会受影响。然而在此高温工艺下，由于铁电材质薄膜26包含TiO3，当执行此高温工艺时，会遭遇到高温氧扩散导致钨插塞22氧化的问题。传统上对此的解决方法，有使用多晶硅插塞代替钨插塞，来减少氧化可能性，但因为多晶硅插塞阻值较高，因此所形成的铁电内存在整体表现上将不如使用钨插塞。而另一种方法是以降低工艺温度，来避免产生高温氧扩散，但是以此方法，会造成铁电电容的特性变差。因此，极需一改善方法的发明来解决上述的问题。
本发明提供一种铁电电容，其架构在一半导体基底上。此铁电电容的结构包括一导体间隙，此导体间隙架构在一导体层上，并且通过此导体层和接触窗钨插塞来与晶体管的源极/漏极区电性连接，由晶体管控制电容的电性操作。同时在导体层上方与电容下电极间，夹有一扩散阻挡层，在进行高温工艺时，可保护钨插塞，防止高温氧扩散进入而与钨插塞反应，形成一层钨氧化层。
本发明还提供一种具导体间隙铁电电容的制造方法。首先在半导体基底上依序形成第一导体层、一层阻挡层、下电极层及铁电材料层，此铁电材料层比如是钛酸铅锆(PZT)，作为电容器的介电层。接着于铁电材料层上形成一图案化光阻层，并以此层为罩幕蚀刻阻挡层、下电极层及铁电材料层。接着沉积第二导体层，同时利用干蚀刻进行此层的非等向性蚀刻，形成一导体间隙层。接着于表面全面性沉积一层绝缘层，同时利用另一图案化光阻层为罩幕对此绝缘层进行蚀刻，来暴露出铁电材料层表面，接着沉积第三导电层作为铁电电容的上电极。
利用本发明的方法与结构，可解决传统上于铁电电容制造过程中所伴随产生高温氧扩散，而导致钨插塞氧化的问题。同时应用本发明的方法与结构可不需使用多晶硅插塞来代替钨插塞，以减少氧化可能性，因此并不会影响整个铁电内存的电性表现。
116 扩散挡层 118 下电极120 铁电材料层122 导体间隙124 介电层126 导体层128 开口 130 硫族化合物图2A至图2E为本发明的具有导体间隙铁电电容的工艺剖面示意图。请参照图2A，首先提供一半导体基底100，例如是具有<100>结构的P型硅基底。在基底100上已完成部分的半导体组件的制作，在基底100的主动区域上制作出晶体管，通常包括栅极102，在栅极102与基底100之间的栅极氧化层104，以及位于栅极102两侧的源极/漏极区106。在晶体管上覆盖有一层绝缘层110，比如是二氧化硅、旋涂式玻璃(SOG)、低介电(Low-k)材质或是其组合。在绝缘层110中具有一接触窗插塞112耦接至源极/漏极区106，接触窗插塞112所使用的材质比如是钨(W)、复晶硅(Poly-Si)或是掺杂复晶硅(Doped poly-Si)等，以本最佳实施例而言为钨。其制造方法一般是利用微影及蚀刻技术，首先在绝缘层110上形成一层图案化光阻层(未显示)，接着以此图案化光阻层为罩幕，蚀刻绝缘层110，以在绝缘层110中形成接触窗开口，之后去除图案化光阻层。
在接触窗开口内填入导电材料之前，较佳是先在接触窗开口的底部与侧壁形成一层钨黏着层108，其材质比如是钛(Ti)、氮化钛(TiN)等，其制造方法一般是利用溅镀的方式在绝缘层110的表面形成一层共形的钨黏着层108，如此可提升后续在接触窗开口中形成钨插塞的附着力。接着在接触窗开口中填入导电材料形成接触窗插塞112，依本最佳实施例而言，是使用钨当作此导电材料。
接着请参照图2B，在钨黏着层108与钨插塞112上，依序沉积一层导体层114和一层扩散挡层116，依本最佳实施例而言，导体层114的材质为氮化钛(TiN)。扩散挡层116的材质为氮化硅(Si3N4)。其中此导体层114，主要是于最终的完成结构中，提供铁电电容下层极板与钨插塞112电性连接之用。而扩散挡层116的主要目的是作为高温氧的阻挡层，亦即在进行高温工艺时，用来保护钨插塞112，防止高温氧扩散进入而与钨插塞反应，形成一层钨氧化层。上述中导体层114其制造方法一般是利用溅镀的方式来形成，扩散挡层116的氮化硅层可使用传统的化学气相沉积(chemical vapor deposition；CVD)方式、例如电浆增强式化学气相沉积(PECVD)或是低压化学气相沉积(LPCVD)等、加以形成。
仍然参阅图2B，在扩散挡层116上形成下电极118。接着在下电极118上形成一层铁电材料层120，铁电材料层120为具有钙钛矿(perovskite)结构的铁电材料，比如是钛酸铅锆(Pb/Zr/TiO3，PZT)、钛酸钡锶(BST)或是钽酸锶铋(SBT)等。形成铁电材料层120的方法比如是化学气相沉积法(CVD)或是有机化学气相沉积法(MOCVD)等。在此工艺过程中，为了让铁电材料层120有一良好结晶程度，通常温度均大于500℃，常常会伴随产生高温氧扩散，而导致钨插塞112表面氧化的问题，但是因为于本发明的结构中，于导体层114上会另外形成一层扩散挡层116，用来保护钨插塞112，防止高温氧扩散进入而与钨插塞112反应，形成一层钨氧化层。
请参阅图2C图定义下电极118，涂布一光阻层(图中未显示出)于铁电材料层120之上，接着图案化此光阻层，使其具有所需的下电极118图案，然后以此图案化光阻层为罩幕，蚀刻暴露的部分铁电材料层120，下电极118和扩散挡层116。最后再将光阻层去除而完成下电极118的定义。
请参阅图2D，接着在表面上全面沉积一层导体层，用来制作导体间隙122，其导体材料可为多晶硅、硅化钨或金属钨等，依本发明的最佳实施例而言，是采用金属钨当作此导体材料，其制造方法一般是利用化学气相沉积法(CVD)的方式来形成。接着利用干蚀刻法，以非等向蚀刻方式，进行间隙蚀刻，同时于此步骤中也可同时将导体层114蚀去。依本发明的最佳实施例而言，其制作导体间隙122和导体层114的干蚀刻工艺，可使用具有非等向性的干蚀刻工艺、例如反应性离子蚀刻(reactive ion etch；RIE)等。其蚀刻完成后的导体间隙122图形如图2D所示，其中，下电极118与导体间隙122耦接，并且通过导体层114和接触窗钨插塞112来与晶体管的源极/漏极区106电性连接，由晶体管控制电容的电性操作。依据本发明的方法，其下电极板118是通过此导体间隙122来与晶体管的源极/漏极区106电性连接，因此本发明的结构具有自对准(Self-Align)优点，亦即本发明的下电极板118未必得位于接触窗钨插塞112的正上方，其即使偏移一段距离，因其是通过导体层114来做电性连接，只要此导体层114能与接触窗钨插塞112耦接，即不会影响其电性表现。另一方面，于导体层114上具一层扩散挡层116，可防止高温氧扩散进入而与钨插塞112反应，形成一层钨氧化层。
请参阅图2E，当形成完导体间隙122后，于表面上全面性沉积一层介电层124，用来隔离后续的所制作的上电极与导体间隙122。上述中介电层12可为氮化硅层或氧化硅层，使用传统的化学气相沉积(chemical vapor deposition；CVD)方式、例如电浆增强式化学气相沉积(PECVD)或是低压化学气相沉积(LPCVD)等加以形成的。接于介电层124上形成一层图案化光阻层(未显示)，此图案化光阻层中具有形成开口128所需的图案，接着以此图案化光阻层为罩幕，蚀刻暴露的部分介电层124，直到暴露出底下的铁电材料层120，形成开口128。最后，形成上电极126于介电层124的表面，以作为内存电容器的上方电极板。此导电层126可采用掺杂的多晶硅的材质、也可以用金属层或硅化金属层来代替。
参阅图2F，为本发明的另一种结构示意图，此结构与上述所述结构最大的不同在于，当进行铁电材料层120，下电极118和扩散挡层116的蚀刻时，同时进行导体层114的蚀刻，亦即于本结构中，导体间隙层122并非建构在导体层114之上，其是建构在钨黏着层108之上。但依本结构而言，由于导体间隙122仍与导体层114具接触，因此仍可通过导体层114来与接触插塞112做电性连接。
因此，综上所述，很明显地，本发明的导体间隙122结构，可具有很多的变形，也就是说，导体间隙层122并非一定得建构在导体层114之上，只要此导体间隙层122可与导体层114做电性连接即可。因此，若进行铁电材料层120，下电极118和扩散挡层116的蚀刻时，同时进行导体层114，与钨黏住层108的蚀刻，让导体间隙层122直接建构在半导体基底100的表面上，仍不会影响本发明的电性表现。
综上所述，本发明相较于先前技术，具有诸多优点。首先本发明所提供的铁电电容结构可以解决制作过程中，因高温氧扩散，而导致钨插塞氧化的问题。且另一方面本发明所特殊具有的导体间隙122结构，可使得本发明具有自对准功效，亦即通过导体层114来做电性连接，只要此导体层114能与接触窗钨插塞112耦接，即不会影响其电性表现。
本发明的结构还可应用在另一种应用中，如一种电阻性内存当中，其是使用一种硫族化合物当作记忆材料，利用不同的相变化，此种材料电阻值大小会有很大的差异，来记忆不同的资料，其结构请参照图3。硫族化合物130放置于导体间隙122与导电层126间，而介电层124，也用已隔开导体间隙122与导电层126，利用硫族化合物130的不同相所呈现出的不同电阻值来记忆资料。
如熟悉此技术的人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的申请专利范围内。
权利要求
1.一种具有间隙的铁电电容的制造方法，其特征在于包括提供一半导体基底；在半导体基底上形成第一导体层；在第一导体层上形成一扩散挡层；在扩散挡层上形成第二导体层；在第二导体层上形成一铁电材料层；在铁电材料层上形成一图案化光阻层，以暴露出铁电电容下电极大小；以图案化光阻层为罩幕蚀刻扩散挡层、铁电材料层与第二导体层；移除图案化光阻层；在该完成蚀刻的半导体基底上形成一第三导电层；对第三导体层进行非等向性的干蚀刻，以暴露出铁电材料层的上表面并形成一间隙；在间隙、铁电材料层及半导体基底表面上形成一绝缘层间隙，且该绝缘层中具有一仅暴露出铁电材料层上表面的开口；以及在开口与绝缘层上形成第四导体层，以作为铁电电容的上电极。
2.如权利要求1所述的方法，其特征在于形成开口的方法包括在绝缘层上形成一图案化光阻层，该图案化光阻层具有开口的图案；以图案化光阻层为罩幕，蚀刻绝缘层以形成开口；以及去除图案化光阻层。
3.如权利要求1所述的方法，其特征在于开口的大小仅可暴露出铁电材料层的上表面。
4.如权利要求1所述的方法，其特征在于铁电材料包括钛酸铅锆(PZT)。
5.如权利要求1所述的方法，其特征在于半导体基底中具有一晶体管，以及连接该晶体管的一接触窗插塞。
6.如权利要求5所述的方法，其特征在于接触窗插塞材料包括钨。
7.如权利要求1所述的方法，其特征在于第一导电层材料包括氮化钛。
8.如权利要求1所述的方法，其特征在于扩散挡层材料包括氮化硅。
9.如权利要求1所述的方法，其特征在于第三导电层材料包括钨。
10.一种具有间隙的铁电电容，架构在一半导体基底上，其特征在于该半导体基底中具有一晶体管，以及连接该晶体管源极或漏极的接触窗插塞，该结构包括一岛状结构，形成于半导体基底上，其中该岛状结构包括第一导体层，位于半导体基底上，且与接触窗插塞连接；一扩散挡层，位于第一导体层上；第二导体层，位于扩散挡层上，作为铁电电容的下电极；以及一铁电材料层，位于第二导体层上；一导体间隙，形成于岛状结构的侧边；一绝缘层，位于导体间隙、铁电材料层及半导体基底表面上，且该绝缘层中具有仅暴露出铁电材料层上表面的开口；以及一第三导体层，形成于开口与绝缘层上，以作为铁电电容的上电极。
11.如权利要求10所述的电容，其特征在于开口的大小仅可暴露出铁电材料层的上表面。
12.如权利要求10所述的电容，其特征在于铁电材料包括钛酸铅锆(PZT)。
13.如权利要求10所述的电容，其特征在于接触窗插塞材料包括钨。
14.如权利要求10所述的电容，其特征在于第一导电层材料包括氮化钛。
15.如权利要求10所述的电容，其特征在于扩散挡层材料包括氮化硅。
16.如权利要求10所述的电容，其特征在于导体间隙层材料包括钨。
17.一种具有间隙的晶体管内存，架构在一半导体基底上，其特征在于该半导体基底中具有一晶体管，以及连接该晶体管源极或漏极的接触窗插塞，该结构包括一岛状结构，形成于半导体基底上，其中该岛状结构包括第一导体层，位于半导体基底上，且与接触窗插塞连接；一扩散挡层，位于第一导体层上；以及一内存材料层，位于扩散挡层上；一导体间隙，形成于岛状结构的侧边；一绝缘层，位于导体间隙、内存材料层及半导体基底表面上，且该绝缘层中具有仅暴露出内存材料层上表面的开口；以及一第二导体层，形成于开口与绝缘层上。
18.如权利要求17所述的内存，其特征在于开口的大小仅可暴露出内存材料层的上表面。
19.如权利要求17所述的内存，其特征在于内存材料包括硫族化合物。
20.如权利要求17所述的内存，其特征在于接触窗插塞材料包括钨。
21.如权利要求17所述的内存，其特征在于第一导电层材料包括氮化钛。
22.如权利要求17所述的内存，其特征在于扩散挡层材料包括氮化硅。
23.如权利要求17所述的内存，其特征在于导体间隙层材料包括钨。
全文摘要
本发明公开了一种具有间隙的铁电电容及其制造方法。本发明的铁电电容具有一扩散挡层，在进行高温工艺时，可保护钨插塞，防止高温氧扩散进入而与钨插塞反应，形成一层钨氧化层，且另一方面本发明的结构具有导体间隙，可使得本发明具有自对准功效，亦即通过此间隙结构来与导体层做电性连接，只要此导体层能与接触窗钨插塞耦接，即不会影响其电性表现。
文档编号G11C11/22GK1453844SQ0211815
公开日2003年11月5日 申请日期2002年4月23日 优先权日2002年4月23日
发明者陈旭顺, 龙翔澜 申请人:旺宏电子股份有限公司