专利名称：可降低功率消耗的电源供应装置的制作方法
技术领域：
本发明提供一种应用于闪速存储器的电源供应装置，特别指一种可降低功率消耗的电源供应装置。
背景技术：
近年来，随着便携式电子产品的需求增加，闪速存储器的技术以及市场应用也日益成熟扩大。这些便携式电子产品包括有数字相机的底片、手机、游戏机、个人数字助理(PDA)的存储器以及电话答录装置等等。闪速存储器是一种非易失性存储器，其运作原理是通过改变晶体管或存储单元的阈值电压来控制门通道的开关以达到记忆资料的目的，使储存在存储器中的资料不会因电源中断而消失，而闪速存储器是电擦除可编程只读存储器(EEPROM)的一种特殊结构，即闪速存储器是以其浮栅(floating gate)所储存的电子数目来改变其阈值电压，而为了对电擦除可编程只读存储器进行编程，一般是利用FN穿隧(Fowler-Nordheim tunneling)或热电子注入(hotelectron injection)的方式来控制浮栅上所储存的电子数目，所以，若该浮栅上的电子数目减少，该闪速存储器所具有的阈值电压也同样地降低，因此，二进位数值“0”即被该闪速存储器储存，同样地，若该浮栅上的电子数目增加，相对地，该闪速存储器所具有的阈值电压也同时升高，因此，二进位数值“1”即被该闪速存储器储存。
请参阅图1，图1为现有闪速存储器装置10的示意图。闪速存储器装置10包含有一控制电路11、一存储器12、一读放大器(sense amplifier)14、一页缓冲器16、一驱动电路18以及一电源供应装置20。控制电路11是用来输出一控制信号以控制闪速存储器装置10的运作，而存储器12包含多个存储块22，其中每一存储块22包含有多个存储单元24，存储单元24是以矩阵的方式排列，用来储存二进位数值。此外，每一存储块22还包含有多个晶体管25，晶体管25是依据其导通状态来控制存储单元24的存取，而存储单元24，如上所述，它是依据浮栅所储存的电子数目来决定其储存的二进位数值，因此当存储单元24导通时，浮栅所储存的电子数目即会影响其相对应的阈值电压，并进一步影响其输出电流大小。读放大器14是电连接于控制电路11，用来依据控制电路11所输出的控制信号来读取存储单元24所对应的二进位数值，读放大器14是依据存储单元24所输出的电压或电流来加以进一步运算，以便准确地判断存储单元24所储存的二进位数值。页缓冲器16是电连接于控制电路11，它是依据控制电路11所输出的控制信号而对存储单元24进行相关写入操作，以使存储单元24储存二进位数值。驱动电路18则包含有多个解码器28，用来依据控制电路11所输出的控制信号以存取相对应存储块22中的存储单元24，而每一解码器28是分别对应于存储器12中的各存储块22，例如解码器28a对应于存储块22a，而解码器28b则对应于存储块22b。解码器28包含有多个字线驱动器(word line driver)30分别电连接存储块22中，设置于同一行上的存储单元24，以及一选择门驱动器(select gate driver)32电连接于存储块22中，设置于不同列上的晶体管25，因此便依据选择门驱动器32与字线驱动器30来选取存储块22中所要处理的存储单元24。此外，电源供应装置20则是用来提供各个解码器28所需的操作电压，例如控制存储单元24与晶体管25导通所需的驱动电压。
请参阅图2及图3，图2为图1所示的电源供应装置20的示意图，而图3为图1所示的字线驱动器30的示意图。电源供应装置20包含有多个电压源34用来提供不同电位的输出电压以及一开关36用来选取电压源34所产生的输出电压，并经由多个输出端A、B、C、D而输出至驱动电路18，以提供其中每一解码器28所需的操作电压，举例来说，若电压源34a、34b、34c、34d、34e分别输出7伏特、3伏特、1.5伏特、0伏特、-10伏特，若解码器28a依据控制电路11的控制信号而对其相对应存储块22a进行处理时，各字线驱动器30需输出一第一驱动电压(0伏特)或一第二驱动电压(-10伏特)以控制存储块22a中各个字线(word line)上存储单元24的存取，所以电压源34e可经由开关36选取而于输出端C输出-10伏特至解码器28中一字线驱动器30，而电压源34d会经由开关36选取而于输出端D输出0伏特至解码器28中其他字线驱动器30，因此选取所要处理的字线以及位于该字线上的存储单元24。如图3所示，字线驱动器30可使用互补金属氧化半导体晶体管(CMOS transistor)的体积电路构成，即字线驱动器30包含有多个互补金属氧化半导体晶体管38，其包含有一p型金属氧化半导体晶体管(PMOS)40以及一n型金属氧化半导体晶体管(NMOS)42，其是分别电连接于该第一驱动电压以及该第二驱动电压，而为了便于说明，仅于图3显示一互补金属氧化半导体晶体管38。驱动电路18依据控制电路11的控制信号产生一选取信号，其是用来控制每一解码器28中字线驱动器30及选择门驱动器32的运作，若控制电路11欲对存储块22a中的存储单元24进行存取，则当驱动电路18接收到控制电路11的控制信号后，会输入相对应的选取信号至解码器28a，此时，存储块22a是处于激活状态(active)，而其余解码器28b则不会接收到该选取信号，所以其余存储块22b是处于待机状态(standby)，因此，解码器28a会控制字线驱动器30以存取存储块22a中各字线上的存储单元24，即当存取第n行字线上的存储单元24时，该选取信号会使p型金属氧化半导体晶体管40维持非导通，并导通n型金属氧化半导体晶体管42，所以第二驱动电压(-10伏特)即会使第n行字线趋近该第二驱动电压，因此会导通所有电连接于第n行字线的存储单元24而使其能够进行后续存取操作。相反地，存储块22a中其他字线上的存储单元24则会保持非导通状态，所以该选取信号会导通p型金属氧化半导体晶体管40，并使n型金属氧化半导体晶体管42保持非导通状态，所以第一驱动电压(0伏特)即会使第n行字线以外的字线均趋近该第一驱动电压而无法被存取。同样地，处于待机状态的存储块22b中的存储单元24也为非导通状态，即解码器28b的字线驱动器30由于没有接收任何选取信号，所以存储块22b中的存储单元24都无法被存取。同样地，选择门驱动器32的结构与操作方式也如同字线驱动器30，其是依据该选取信号以及输出端A、B输出的第三、四驱动电压(7伏特及0伏特)来控制选择门驱动器32，并控制各位线(bit line)上的晶体管25的导通状态，在此不再赘述。
如上所述，当对处于激活状态的存储块22a进行存取时，电源供应装置20会输出该第一、二驱动电压至解码器28a中的字线驱动器30，然而，对于处于待机状态的存储块22b而言，解码器28b的字线驱动器30也会接收到电源供应装置20所输出的第一、二驱动电压，但是，解码器28b并不会接受到任何对应于控制电路11输出的控制信号的选取信号，因此字线驱动器30中的p型金属氧化半导体晶体管40以及n型金属氧化半导体晶体管42皆为非导通状态，然而却会分别接收到电源供应装置20所输出的第一、二驱动电压，所以，该第一、二驱动电压便会对互补金属氧化半导体晶体管38产生逆向偏压，例如p型金属氧化半导体晶体管40的源极(source)与基底(substrate)之间是为逆向偏压，因此会造成接面漏电流(junctionleakage)，并且产生不必要的功率消耗，同理，对于待命状态的存储块所对应的选择门驱动器32而言，其也会受到该第三、四驱动电压所产生的逆向偏压影响而产生漏电流。当电流输出固定的情况下，由于解码器28b中，经由逆向偏压所产生的漏电流会进一步地减少解码器28a的输出电流，因此造成解码器28a的实际驱动电流减小，而造成驱动效率不显著。
发明内容
因此，本发明的主要目的在于提供一种可降低功率消耗的电源供应装置，以解决上述问题。
本发明提供一种电源供应装置，它是应用于一闪速存储器，用来提供该闪速存储器的操作电压，该闪速存储器包含有多个存储块，以及多个解码器，对应于该多个存储块，每一存储块包含有多个存储单元，用来储存资料，每一解码器是用来选取相对应的存储块中的存储单元；该电源供应装置包含有至少三个电压源，连接于每一解码器，用来输出各种不同电位的电压；其中控制该三个电压源以使处于待机状态的解码器的高电位与低电位之差小于处于激活状态的解码器的高电位与低电位之差。
图1为现有闪速存储器装置的示意图。
图2为图1所示的电源供应装置的示意图。
图3为图1所示的字线驱动器的示意图。
图4为本发明电源供应装置的示意图。
图式的符号说明10闪速存储器装置 11控制电路12存储器 14读放大器16页缓冲器 18驱动电路
20、50电源供应装置22存储块24存储单元25晶体管28解码器 30字线驱动器32选择门驱动器34、52电压源36、54开关38互补金属氧化半导体晶体管40P型金属氧化半导体晶体管40N型金属氧化半导体晶体管具体实施方式
请参阅图4，图4为本发明电源供应装置50的示意图。电源供应装置50包含有多个电压源52用来提供不同电位的输出电压以及多个开关54用来选取电压源52所产生的电压输出，并经由多个输出端A、B、C、D输出至驱动电路18，提供每一解码器28所需的驱动电压。每一电压源52均电连接至各个开关54，而每一开关54均各自电连接于一解码器28，例如开关54a是连接于解码器28a，而开关54b是连接于解码器28b。本发明电源供应装置50的操作详述如下，若电压源52a、52b、52c、52d、52e分别输出7伏特、3伏特、1.5伏特、0伏特、-10伏特，当解码器28a依据控制电路11的控制信号而对其相对应存储块22a进行处理时，各字线驱动器30需输出一第一驱动电压(0伏特)或一第二驱动电压(-10伏特)以控制存储块22a中各字线上存储单元24的存取，所以电压源52e会经由开关54a选取而于输出端C输出-10伏特至字线驱动器30，而电压源52d则会经由开关54a选取而于输出端D输出0伏特至字线驱动器30，此外，选择门驱动器32需要第三驱动电压(7伏特)以及第四驱动电压(0伏特)来控制每一位线(bitline)上存储单元24的存取，所以电压源52a会经由开关54a选取而于输出端A输出7伏特至选择门驱动器32，以及电压源52c会经由开关54a选取而于输出端B输出0伏特至选择门驱动器32。对于处于待命状态的存储块28b而言，电压源52c会经由开关54b选取而于输出端C输出1.5伏特至字线驱动器30，而电压源34d会经由开关54b选取而于输出端D输出0伏特至字线驱动器30，电压源52b会经由开关54b选取而于输出端A输出3伏特至选择门驱动器32，以及电压源52c会经由开关54b选取而于输出端B输出0伏特至选择门驱动器32。
如上所述，驱动电路18会依据控制电路11的控制信号产生一选取信号，它是用来控制每一解码器28中字线驱动器30及选择门驱动器32的运作，当控制电路11要对存储块22a中的存储单元24进行存取时，则驱动电路18接收控制电路11的控制信号后，会输入选取信号至解码器28a，并使存储块22a处于激活状态，而其余解码器28b则会接收到任何选取信号，所以其余存储块22b是处于待机状态。因此，解码器28a会控制字线驱动器30以存取存储块22a中各字线上的存储单元24，即当存取第n行字线上的存储单元24时，该选取信号会使p型金属氧化半导体晶体管40维持非导通，并导通n型金属氧化半导体晶体管42，所以第二驱动电压(-10伏特)即会使第n行字线趋近该第二驱动电压，因此导通电连接于第n行字线的存储单元24而能够进行存取，相反地，存储块22a中其他字线上的存储单元24则会保持非导通状态，所以该选取信号会导通p型金属氧化半导体晶体管40，并使n型金属氧化半导体晶体管42保持非导通状态，所以第一驱动电压(0伏特)即会使第n行字线以外的字线均趋近该第一驱动电压而保持为非导通。然而，对于处于待机状态的存储块22b而言，由于解码器28b没有接收到任何选取信号，且电源供应装置50会经由开关54b而输出一第一驱动电压(1.5伏特)及一第二驱动电压(0伏特)，所以，如图3所示，虽然第一、二驱动电压仍会对互补金属氧化半导体晶体管38产生逆向偏压，然而由于第一、二驱动电压的电位差较小，所以，漏电流也相对地减少，同样地，输入选择门驱动器32的第三、四驱动电压的电位差(3伏特)也相对地降低，因此漏电流也相对地减少，所以，本实施例可以大幅降低漏电流，减小漏电流对实际驱动电流的影响而提高整体驱动电路的驱动效率。
相较于现有技术，本发明电源供应装置利用多个开关来选择性地输出各解码器所需的驱动电压，使待机状态的存储块的解码器所接收到的高低驱动电压的电位差小于操作状态的存储块的解码器，因此，可以大幅减低对应于待机状态的存储块的解码器所产生的漏电流，不但由于分电流减小而降低不必要的功率消耗，而且可提升对应于操作状态的存储块的解码器的驱动效率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的各种变化与修饰，都应属本发明权利要求的涵盖范围。
权利要求
1.一种电源供应装置，它是应用于一闪速存储器，用来提供该闪速存储器的操作电压，该闪速存储器包含有多个存储块，以及多个解码器，对应于该多个存储块，每一存储块包含有多个存储单元，用来储存资料，每一解码器是用来选取相对应的存储块中的存储单元；该电源供应装置包含有至少三个电压源，连接于每一解码器，用来输出各种不同电位的电压；其中控制该三个电压源以使处于待机状态的解码器的高电位与低电位之差小于处于激活状态的解码器的高电位与低电位之差。
2.如权利要求1所述的电源供应装置，其还包含多个开关，每一开关仅对应于一解码器，且电连接于该电压源与该相对应的解码器之间，用来选择性地输出该电压源所产生的电压至该相对应的解码器。
3.如权利要求1所述的电源供应装置，其中该解码器是一字线驱动器。
4.如权利要求3所述的电源供应装置，其中当该字线驱动器处于激活状态时，该高电位为一接地电压，而该低电位为一负电压。
5.如权利要求4所述的电源供应装置，其中当该字线驱动器处于待机状态时，该高电位为一正电压，而该低电位为一接地电压。
6.如权利要求1所述的电源供应装置，其中该解码器为一选择门驱动器(select gate driver)。
7.如权利要求6所述的电源供应装置，其中当该选择门驱动器处于激活状态时，该高电位为一第一正电压，而该低电位为一接地电压。
8.如权利要求7所述的电源供应装置，其中当该选择门驱动器处于待机状态时，该高电位为一第二正电压，而该低电位为一接地电压，且该第二正电压小于该第一正电压。
全文摘要
本发明提供一种电源供应装置，用来提供一闪速存储器的操作电压，该闪速存储器包含有多个存储块，以及多个解码器对应于该多个存储块。每一存储块包含有多个存储单元用来储存资料，且每一解码器是用来选取相对应的存储块中的存储单元。该电源供应装置包含有至少三个电压源连接于每一解码器，并控制该三个电压源以使处于待机状态的解码器的高、低电位之差小于处于激活状态的解码器的高、低电位之差。
文档编号G11C16/06GK1480951SQ02132269
公开日2004年3月10日 申请日期2002年9月4日 优先权日2002年9月4日
发明者林元泰, 林庆源, 何建宏 申请人:力旺电子股份有限公司