专利名称：半导体存储设备及其制造方法
技术领域：
本发明涉及一种半导体存储设备及其制造方法。更具体地，涉及一种具有冗余单元的半导体存储设备，其中使用现有技术的行冗余或列冗余修复失效的单元，并且还通过增加刷新的数目来修复不能用行冗余或列冗余修复的剩余的失效单元，从而修复这些单元，并增加制造产量。
背景技术：
附图中的图11是示出了半导体存储设备的配置的传统方框图。
在图11中，参考数字1表示存储器阵列，2是外围电路，3是开关，4是行预译码器，5是冗余X译码器，6是CBR计数器，图11中的该半导体存储设备具有多个分离的段，作为修复单元(在图中，一行具有4个段，一列具有2个段)。
将由外围电路2产生的行地址输入到开关3。将开关3的输出输入到行预译码器4和冗余X译码器5。当输入用于向存储单元1写入或从存储单元1读出的有效命令时，将从外围电路2输出的行地址通过开关3输入到行预译码器和冗余X译码器5。
在输入用于进行刷新操作的刷新命令时，将在基于根据刷新命令而产生的CBR信号的CBR计数器6中加计数的内部地址通过开关3输入到行预译码器4和冗余X译码器5。
每一个冗余X译码器5具有向其输入的行地址X3到X10，行预译码器4输出的X11和X12的逻辑作为使能逻辑输入到冗余X译码器5。
将行预译码器4的X3到X12输出的逻辑输入到X译码器(XDEC)7，并进行主字线的选择，将X0到X2的逻辑输入到存储器阵列1，用于选择子字线，其中为每一个主字线提供8个子字线。
针对每一个刷新命令的输入，CBR计数器6中进行一次地址增加。
当输入到冗余X译码器5的开关3的输出信号(内部行地址)与在冗余X译码器5中编程的行冗余地址一致时，不选择由X译码器7(XDEC)译码的所有主字线，改为选择由冗余X译码器5译码的冗余主字线。
按照相同的方式，当输入到冗余Y译码器8的列地址与在制造工艺中冗余Y译码器8中编程的列冗余地址一致时，不选择由Y译码器(YDEC)9译码的所有列选择线，改为选择由冗余Y译码器8输出的冗余列选择线。
参考数字10表示用于从存储器阵列1读出数据或向存储器阵列1写入数据的输入/输出电路。
在如上配置的传统半导体存储设备的修复失效单元的工艺中，存在的问题在于，在一个段中的所有冗余电路很快用光的情况下，即使在其它段中还有剩余的可用冗余电路，由于上述段已经用光了其全部的冗余电路，也不能修复该半导体存储设备。
在修复这种半导体存储设备的方法中，由于需要提供更多的冗余单元，存在增加芯片成本的附加问题。
日本待审专利公开No.4-10297提出了改进上述问题的方法。该专利申请描述了，通过对刷新特性较差的特定单元进行比其它单元更频繁的刷新，能够减小芯片表面积并降低成本。
本发明的发明人注意到了失效单元，特别是刷新特性较差的单元的原因，意识到如果能够改进失效单元的刷新特性，并且以比正常单元的刷新周期短的周期进行刷新，则能够修复更多的失效单元，这一概念导致了本发明的修复失效单元的新颖方法。
如上所述，本发明的一个目的是提供一种新颖的半导体存储设备及其制造方法，能够提高制造产量，并且在上述专利公开中介绍的稳定操作中提供进一步的改进。
发明内容
为了实现上述目的，本发明采用如下基本技术结构。
具体的，本发明的第一方案是一种具有以阵列形式排列的存储单元的半导体存储设备，其中存储单元中的失效单元的刷新周期比正常存储单元的短，所述半导体存储设备包括根据用于进行存储单元刷新的刷新命令而产生的控制信号；计数器，用于根据控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中不熔断多个熔丝中与具有较差刷新特性的存储单元的内部行地址相对应的熔丝；以及行预译码器，其中当行预译码器接收到在计数器中产生的内部行地址时，如果行预译码器接收到来自判断电路的、表示没有熔断与内部行地址相对应的熔丝的符合信号，则行预译码器将从计数器输出的内部行地址的MSB设置为指定的数据。
本发明的第二方案是一种具有以阵列形式排列的存储单元的半导体存储设备，其中在存储单元中的失效单元的刷新周期比正常存储单元的短，所述半导体存储设备包括根据用于进行存储单元刷新的刷新命令而产生的控制信号；计数器，用于根据控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中熔断多个熔丝中与具有较差刷新特性的存储单元的内部行地址相对应的熔丝；锁存器，当判断电路检测到熔断了与由计数器产生的内部行地址相对应的熔丝时，用于保持从判断电路输出的符合信号；以及行预译码器，其中当行预译码器接收到由计数器产生的内部行地址时，如果行预译码器接收到来自锁存器的符合信号，则行预译码器将从计数器输出的内部行地址的MSB设置为指定的数据。
本发明的第三方案为一种具有以阵列形式排列的存储单元的半导体存储设备，其中在存储单元中的失效单元的刷新周期比正常存储单元的短，所述半导体存储设备包括根据用于进行存储单元刷新的刷新命令而产生的控制信号；计数器，用于根据控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中不熔断多个熔丝中与具有较差刷新特性的存储单元的内部行地址相对应的熔丝；保持电路，当判断电路检测到没有熔断与由计数器产生的内部行地址相对应的熔丝时，保持从判断电路输出的符合信号；以及行预译码器，其中当行预译码器接收到由计数器产生的内部行地址时，如果行预译码器接收到来自保持电路的符合信号，则行预译码器将从计数器输出的内部行地址的MSB设置为指定的数据。
本发明的第四方案为一种具有以阵列形式排列的存储单元的半导体存储设备，其中在存储单元中的失效单元的刷新周期比正常存储单元的短，所述半导体存储设备包括第一刷新命令；紧接在第一刷新命令之后输出的第二刷新命令；根据用于进行存储单元刷新的刷新命令而产生的控制信号；计数器，用于根据控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中熔断与紧接在具有较差刷新特性的存储单元的地址之前的内部行地址相对应的熔丝；锁存器，当判断电路检测到熔断了与由计数器根据第一刷新命令产生的内部行地址相对应的熔丝时，用于锁存从判断电路输出的符合信号；以及行预译码器，其中当行预译码器接收到由计数器根据第二刷新命令产生的内部行地址时，如果行预译码器接收到来自锁存器的符合信号，则行预译码器将从计数器输出的内部行地址的MSB设置为指定的数据。
本发明的第五方案为一种具有以阵列形式排列的存储单元的半导体存储设备，其中在存储单元中的失效单元的刷新周期比正常存储单元的短，所述半导体存储设备包括第一刷新命令；紧接在第一刷新命令之后输出的第二刷新命令；根据用于进行存储单元刷新的刷新命令而产生的控制信号；计数器，用于根据控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中不熔断与紧接在具有较差刷新特性的单元的地址之前的内部行地址相对应的熔丝；锁存器，当判断电路检测到没有熔断与由计数器根据第一刷新命令产生的内部行地址相对应的熔丝时，用于锁存从判断电路输出的符合信号；以及行预译码器，其中当行预译码器接收到由计数器根据第二刷新命令产生的内部行地址时，如果行预译码器接收到来自锁存器的符合信号，则行预译码器将从计数器输出的内部行地址的MSB设置为指定的数据。
本发明的第六方案为一种具有以阵列形式排列的存储单元的半导体存储设备，其中在所述存储单元中的失效单元的刷新周期比正常单元的短，所述半导体存储设备包括根据用于进行存储单元刷新的刷新命令而产生的控制信号；计数器，用于根据控制信号来更新内部地址；用于译码行地址的译码器；以及行预译码器；其中译码器具有表示具有较差刷新特性的存储单元的熔丝ROM；AND电路，用于对来自熔丝ROM的信号和控制信号进行逻辑与；OR电路，用于对来自AND电路的信号和从计数器输出的内部行地址的MSB进行逻辑或；以及AND电路，用于对来自行预译码器的预译码信号和来自OR电路的信号进行逻辑与。
本发明的第七方案是一种制造半导体存储设备的方法，包括以下步骤利用行冗余或列冗余来修复失效的单元；通过增加失效单元的刷新次数使其大于正常单元的刷新次数，修复不能利用第一修复步骤修复的剩余的失效单元。
图1是示出了本发明第一实施例的配置的方框图。
图2(a)和图2(b)是示出了本发明第一实施例的刷新冗余ROM的详细配置的图示。
图3是示出了本发明第一实施例的操作的时序图。
图4是示出了本发明第二和第三实施例的配置的方框图。
图5是示出了本发明第二实施例的操作的时序图。
图6是示出了本发明第三实施例的操作的时序图。
图7是示出了本发明第四实施例的配置的方框图。
图8(a)是示出了本发明第四实施例的X译码器(XDEC)的配置的方框图。
图8(b)是示出了本发明第四实施例的冗余X译码器的配置的方框图。
图9是说明本发明的图。
图10是说明本发明的图。
图11是示出了传统半导体存储设备的配置的方框图。
具体实施例方式
根据本发明的半导体存储设备首先利用行冗余和列冗余对失效单元进行修复，即，用冗余行代替包含有失效单元的行，用冗余列代替包含有失效单元的列(在本说明书的下文中称作“分别修复”)，如果存在使用行冗余和列冗余不能修复的失效单元，则本发明缩短了失效单元的刷新周期，使其比正常单元的刷新周期短(在本说明书，这种修复称作“刷新修复”)，从而能够提高制造产量而不增加芯片表面积。
例如，在图9中，在地址CA5Bh(十六进制表示)处存在失效单元。在这种情况下，当刷新除了MSB之外与失效单元地址CA5Bh具有相同地址的地址4A5Bh处的正常单元时，同时刷新地址CA5Bh处的失效单元，则在地址CA5Bh处的失效单元的刷新周期为正常单元的一半，从而修复了失效单元。
按照这种方式，当刷新除了MSB的2位之外与失效单元地址CA5Bh具有相同地址的地址0A5Bh、4A5Bh、8A5Bh、CA5Bh处的单元时，如果同时刷新地址CA5Bh处的失效单元，则在地址CA5Bh处的失效单元的刷新周期为正常单元的1/4，从而能够修复甚至具有更差特性的失效单元。
图10示出了本发明的修复方法。
在图10中，为段1和5共同提供了四组行冗余，为段2和6共同提供了四组行冗余，为段3和7共同提供四组行冗余，为段4和8共同提供四组行冗余，并且为段1到4共同提供了四组列冗余，为段5到8共同提供四组了列冗余。
例如，在刷新测试中，如果不能修复在段1中的故障，能够修复在段2到8中的故障，则在过去，在刷新测试中将该芯片判断为坏设备。
但是，在本发明中，用行冗余或列冗余修复段2到8，对于用行冗余或列冗余不能修复的剩余的失效单元，使用“刷新修复”使剩余的失效单元的刷新周期变短，从而使在过去被认为失效的芯片成为完好的芯片。
当这样做时，由于将通过刷新修复修复的单元数量保持为最小，所以能够使由本发明的刷新修复所引起的电流增加最小化。
根据下面描述的实施例更详细地描述了在本发明中进行的“刷新修复”。
(第一实施例)图1到图3是示出了本发明第一实施例的图示，图1是示出了第一实施例的配置的方框图，图2是示出了刷新冗余ROM的详细配置的图示，以及图3是示出了第一实施例的操作的时序图。
图1与图11之间的电路模块之间的差别在于第一实施例包括刷新冗余ROM11。然而，其它结构与图11中所示的现有示例相同。因此，相同的参考数字用于相应的部件，这里不再详细介绍。
图2(a)是示出了在第一实施例中的刷新冗余ROM11的配置的图示，刷新冗余ROM由以矩阵形式排列的MOS开关和熔丝以及判断电路119构成，其中编程冗余单元地址，从而熔断与具有较差刷新特性单元的行地址相对应的熔丝。当在来自CBR计数器6的内部地址与刷新冗余ROM11中的已编程地址之间出现一致时，判断电路119以规定的时间长度输出符合脉冲101，如图3所示。
在如上所述配置的半导体存储设备中，当输入REF命令时，由于将开关3连接到其触点31，所以将在CBR计数器6中产生的内部行地址输入到刷新冗余ROM11和行预译码器4。
在刷新冗余ROM11中，如果熔断了与由CBR计数器6产生的内部行地址相对应的熔丝，并且刷新冗余ROM11的判断电路119检测到熔断了与由CBR计数器6产生的内部行地址相对应的熔丝，则刷新冗余ROM11输出符合脉冲101。
当行预译码器4接收到来自CBR计数器6的内部地址信号X0到X12时，如果从刷新冗余ROM11输出的是高电平，则行预译码器4将从CBR计数器6输出的内部行地址的MSB设为高电平，如图3所示。即，通过使MSB的X12T和X12N信号为如图3所示的高电平，选择整个存储器阵列。因此，在这种情况下，同时刷新除了MSB之外具有相同地址的所有单元，失效单元的刷新周期是正常单元刷新周期的1/2，从而失效单元的刷新次数是正常单元刷新次数的两倍，因此，通过增加具有较差刷新特性的失效单元的刷新次数，本实施例能够修复失效的单元。图3示出了第一实施例的上述操作的时序图。
在上述说明中，虽然由如现有技术所述的加计数的CBR计数器6来更新内部地址，然而，可以采用由减计数的CBR计数器6更新内部地址的配置。
此外，在上述说明中，熔断与具有较差刷新特性的行地址相对应的刷新冗余ROM11的熔丝，在熔断特定熔丝没有成功完成的情况下，将该芯片判断为坏。
通过采用只有与具有较差刷新特性的行地址相对应的刷新冗余ROM的熔丝才不被熔断的配置，可以消除该问题，如图2(b)所示。在这种情况下，如果不能熔断给定的熔丝，虽然该单元的刷新次数增加，也可以防止错误判断芯片为坏的问题。
在图2(b)中，在判断电路119的输入端设置了反相器118。
如上所述，本发明的第一实施例是一种具有以阵列形式排列的存储单元的半导体存储设备，其中失效单元的刷新周期比正常单元的短，该半导体存储设备包括根据用于进行存储单元刷新的刷新命令而产生的控制信号100；计数器6，用于根据控制信号100来更新内部地址；刷新冗余ROM11，具有以矩阵形式排列的多个开关和熔丝，以及判断电路119，其中不熔断多个熔丝中与具有较差刷新特性的存储单元的内部行地址相对应的熔丝；以及行预译码器4，其中当行预译码器4接收到在计数器6中产生的内部行地址时，如果行预译码器4接收到来自判断电路119的表示没有熔断与内部行地址相对应的熔丝的符合信号101，则行预译码器4将从计数器输出的内部行地址的MSB设置为指定的数据。
(第二实施例)下面参考图2、图4和图5，描述本发明的第二实施例，图4是示出了第二实施例的方框图，图5是示出了第二实施例的操作的时序图。
第二实施例与第一实施例的不同之处在于设置了D型触发器12，用于锁存刷新冗余ROM11的输出。
在这种情况下，只要能够锁存刷新冗余ROM11的输出，就还可以使用其它类型的保持电路来代替D型触发器12。
在第二实施例中，如图5所示，当紧接的之前REF命令201的CBR信号203复位时，CBR计数器6向上计数，对该地址处预先进行刷新冗余判断，如果符合，则从刷新冗余ROM11输出符合脉冲204，在D型触发器12中保持该数据。
在第二实施例中，由于在刷新下一个单元的REF命令202输入时已经完成了刷新冗余判断，所以能够以产生行地址的速度来实现稳定操作，而不会引起问题。
如上所述，本发明的第二实施例是具有以阵列形式排列的存储单元的半导体存储设备，其中失效单元的刷新周期比正常单元的短，该半导体存储设备包括根据用于进行存储单元刷新的刷新命令而产生的控制信号203；计数器6，用于根据控制信号203来更新内部地址；刷新冗余ROM11，具有以矩阵形式排列的多个开关和熔丝，以及判断电路119，其中熔断多个熔丝中与具有较差刷新特性的存储单元的内部行地址相对应的熔丝；锁存器12，当判断电路119检测到熔断了与由计数器产生的内部行地址相对应的熔丝时，保持从判断电路119输出的符合信号204；以及行预译码器4，其中当行预译码器4接收到在计数器6中产生的内部行地址时，如果行预译码器4接收到来自锁存器12的符合信号205，则行预译码器4将从计数器输出的内部行地址的MSB设置为指定的数据。
另外，在上述说明中，熔断与具有较差刷新特性的行地址相对应的刷新冗余ROM11的熔丝，还可以采用如图2(b)所示的结构，如在第一实施例中所述，在多个熔丝中，不熔断与具有较差刷新特性的行地址相对应的刷新冗余ROM11的熔丝。
因此，能够如下配置第二实施例。
第二实施例的方案是具有以阵列形式排列的存储单元的半导体存储设备，其中失效单元的刷新周期比正常单元的短，该半导体存储设备包括根据用于进行存储单元刷新的刷新命令而产生的控制信号203；计数器6，用于根据控制信号203来更新内部地址；刷新冗余ROM11，具有以矩阵形式排列的多个开关和熔丝，以及判断电路119，其中不熔断多个熔丝中与具有较差刷新特性的存储单元的内部行地址相对应的熔丝；保持电路12，当判断电路119检测到没有熔断与由计数器产生的内部行地址相对应的熔丝时，用于保持从判断电路119输出的符合信号204；以及行预译码器4，其中当行预译码器4接收到由计数器6产生的内部行地址时，如果行预译码器4接收到来自保持电路12的符合信号205，则行预译码器4将从计数器输出的内部行地址的MSB设置为指定的数据。
第二实施例的特征在于在根据刷新命令201产生的控制信号203的下降沿更新计数器6，紧接在刷新命令202之前输出所述刷新命令201，并使其与该更新同步，判断电路119输出符合信号204，并且由锁存器12锁存符合信号204。
(第三实施例)图6是示出了第三实施例的操作的时序图。
根据第三实施例的半导体存储设备具有锁存刷新冗余ROM11的输出的D型触发器12。
第三实施例与第二实施例的不同之处在于在刷新冗余ROM11中已编程地址是紧接要用本发明的“刷新修复”来修复的单元的地址之前的地址。
具体的，在图9的情况下，由于失效单元的地址为CA5Bh，所以已编程地址为CB5Ah。
即，在第三实施例中，当输出REF命令201时，判断是否要用“刷新修复”修复在与下一个REF命令202相对应的地址处的存储单元，并且由D型触发器12锁存符合信号204A。在本实施例中，当输入用于刷新单元的REF命令202时，已经进行了刷新冗余修复判断，能够以产生行地址的速度实现稳定操作，而不会引起问题。
下面参考图6介绍第三实施例。
在第三实施例中，如图6所示，当之前的REF命令201处的CBR信号203的上升沿之后，CBR计数器6向上计数。然后，由于将紧接在失效单元地址之前的地址编程到了刷新冗余ROM11中，当判断电路119检测到与由计数器6产生的内部行地址相对应的熔丝被熔断时，输出符合信号204A，该符合信号204A作为下一次刷新的控制信号。符合信号204A由输出符合信号205的D型触发器12锁存。
当输出下一个刷新命令202时，行预译码器4再次接收由CBR计数器6计数的内部地址信号X0到X12。当发生时，如果D型触发器12的输出处于高电平，则行预译码器4允许从CBR计数器6输出最高位。即，通过允许最高位的X12T和X12N信号线，选择所有存储器阵列。在这种情况下，由于同时刷新除了最高位之外具有相同地址的单元，所以能够控制失效单元的刷新周期，从而失效单元的刷新周期是正常单元的1/2。
因此，能够如下配置第三实施例。
第三实施例的方案为具有多个段的半导体存储设备，每个段具有以阵列形式排列的存储单元，其中在所述存储单元中的失效单元的刷新周期比正常单元的短，该半导体存储设备包括第一刷新命令201；紧接在第一刷新命令201之后输出的第二刷新命令202；根据用于进行存储单元刷新的刷新命令201和202产生的控制信号203；计数器6，用于根据控制信号203来更新内部地址；刷新冗余ROM11，具有以矩阵形式排列的多个开关和熔丝，以及判断电路119，其中熔断与紧接在具有较差刷新特性的单元的地址之前的内部行地址相对应的熔丝；锁存器12，当判断电路119检测到与由计数器6根据第一刷新命令201产生的内部行地址相对应的熔丝被熔断时，锁存从判断电路119输出的符合信号204；以及行预译码器4，其中当行预译码器4接收到由计数器6根据第二刷新命令202产生的内部行地址时，如果行预译码器4接收到来自锁存器12的符合信号205，则行预译码器4将从计数器输出的内部行地址的MSB设置为指定的数据。
如图2(b)所示，因此，能够如下配置第三实施例。
第三实施例的另一个方案为具有多个段的半导体存储设备，每个段具有以阵列形式排列的存储单元，其中在所述存储单元中的失效单元的刷新周期比正常单元的短，该半导体存储设备包括第一刷新命令201；紧接在第一刷新命令201之后输出的第二刷新命令202；根据用于进行存储单元刷新的刷新命令201和202产生的控制信号203；计数器6，用于根据控制信号203来更新内部地址；刷新冗余ROM11，具有以矩阵形式排列的多个开关和熔丝，以及判断电路119，其中不熔断与紧接在具有较差刷新特性的单元的地址之前的内部行地址相对应的熔丝；锁存器12，当判断电路119检测到与由计数器6根据第一刷新命令201产生的内部行地址相对应的熔丝没有被熔断时，锁存从判断电路119输出的符合信号204；以及行预译码器4，其中当行预译码器4接收到由计数器6根据第二刷新命令202产生的内部行地址时，如果行预译码器4接收到来自锁存器12的符合信号205，则行预译码器4将从计数器输出的内部行地址的MSB设置为指定的数据。
(第四实施例)图7和图8是示出了本发明第四实施例的方框图。
第四实施例配备了熔丝ROM20，用于在每一个X译码器5A和X译码器7A中进行刷新冗余修复。
即，针对每一个主字线(或多个线)设置一个熔丝ROM20，在其中写入数据使X地址的MSB(在本实施例中为X12)的译码无效。
因此，在图8中，在熔丝ROM中没有写入任何数据的情况下，选择根据从CBR计数器6输出的预译码信号X3到X11和X12N(或X12T)译码的字线，并进行刷新。
然而，如果将表示刷新修复的数据写入到图8的熔丝ROM20中，则X地址的MSB的译码无效。
将冗余使能信号从冗余X译码器5A输出，并且将该信号输入到X译码器7A。因此，当将该冗余使能信号输入到X译码器7A时，X译码器7A停止译码。
在上述配置中，熔断冗余X译码器7A的熔丝，在特定熔丝的熔断没有成功完成的情况下，将芯片判断为坏。
通过采用只有具有较差刷新特性的失效单元的字线的熔丝才不被熔断的配置，可以消除该问题。在这种情况下，如果不能熔断给定的熔丝，虽然该单元的刷新次数增加，也可以防止将芯片错误判断为坏的问题。
因此，能够如下配置第四实施例。
第四实施例的方案为具有以阵列形式排列的存储单元的半导体存储设备，其中在所述存储单元中的失效单元的刷新周期比正常单元的短，该半导体存储设备包括根据用于进行存储单元刷新的刷新命令产生的控制信号100；计数器6，用于根据控制信号100来更新内部地址；用于译码行地址的译码器5A；行预译码器4；其中译码器5A具有表示具有较差刷新特性的单元的熔丝ROM20；AND电路401，用于对来自熔丝ROM20的信号和控制信号100进行逻辑与；OR电路402，用于对来自AND电路401的信号和从计数器6输出的内部行地址的MSB进行逻辑或；以及AND电路403，用于对来自行预译码器4的预译码信号X3-X11和来自OR电路402的信号进行逻辑与。
在本实施例中，最好能够采用可选择的结构，其中禁止最高2位或3位的译码。
根据本发明的半导体存储设备，首先，与现有技术相同，利用行冗余或列冗余修复失效的单元，然后，对于不能用行或列冗余修复的剩余的失效单元，通过增加刷新次数，使其大于正常单元的刷新次数，能够修复更多的失效单元。因此，本发明可以提供制造产量，而不增加芯片的表面积。
权利要求
1.一种具有以阵列形式排列的存储单元的半导体存储设备，其中在所述存储单元中，失效单元的刷新周期比正常存储单元的短，所述半导体存储设备包括根据用于进行所述储单元刷新的刷新命令而产生的控制信号；计数器，用于根据控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中不熔断多个熔丝中与具有较差刷新特性的存储单元的内部行地址相对应的熔丝；以及行预译码器，其中当所述行预译码器接收到在所述计数器中产生的内部行地址时，如果所述行预译码器接收到来自所述判断电路的、表示没有熔断与所述内部行地址相对应的熔丝的符合信号，则所述行预译码器将从所述计数器输出的内部行地址的MSB设置为指定的数据。
2.一种具有以阵列形式排列的存储单元的半导体存储设备，其中在所述存储单元中，失效单元的刷新周期比正常存储单元的短，所述半导体存储设备包括根据用于进行所述存储单元刷新的刷新命令而产生的控制信号；计数器，用于根据所述控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中熔断多个熔丝中与具有较差刷新特性的存储单元的内部行地址相对应的熔丝；锁存器，当所述判断电路检测到熔断了与由计数器产生的内部行地址相对应的熔丝时，保持从所述判断电路输出的符合信号；以及行预译码器，其中当所述行预译码器接收到由所述计数器产生的内部行地址时，如果所述行预译码器接收到来自所述锁存器的符合信号，则所述行预译码器将从所述计数器输出的所述内部行地址的MSB设置为指定的数据。
3.一种具有以阵列形式排列的存储单元的半导体存储设备，其中在所述存储单元中，失效单元的刷新周期比正常存储单元的短，所述半导体存储设备包括根据用于进行所述存储单元刷新的刷新命令而产生的控制信号；计数器，根据所述控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中不熔断多个熔丝中与具有较差刷新特性的存储单元的内部行地址相对应的熔丝；保持电路，当所述判断电路检测到没有熔断与由计数器产生的内部行地址相对应的熔丝时，用于保持从所述判断电路输出的符合信号；以及行预译码器，其中当所述行预译码器接收到由所述计数器产生的内部行地址时，如果所述行预译码器接收到来自所述保持电路的符合信号，则所述行预译码器将从所述计数器输出的所述内部行地址的MSB设置为指定的数据。
4.根据权利要求2所述的半导体存储设备，其中在所述控制信号的下降沿更新所述计数器，并且与更新同步，所述判断电路输出符合信号，并且由所述锁存器锁存所述符合信号。
5.一种具有以阵列形式排列的存储单元的半导体存储设备，其中在存储单元中，失效单元的刷新周期比正常存储单元的短，半导体存储设备包括第一刷新命令；紧接在第一刷新命令之后输出的第二刷新命令；根据用于进行所述存储单元刷新的所述刷新命令而产生的控制信号；计数器，根据所述控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中熔断与紧接在具有较差刷新特性的存储单元的地址之前的内部行地址相对应的熔丝；锁存器，当所述判断电路检测到熔断了与由所述计数器根据第一刷新命令产生的内部行地址相对应的熔丝时，锁存从所述判断电路输出的符合信号；以及行预译码器，其中当所述行预译码器接收到由所述计数器根据第二刷新命令产生的内部行地址时，如果所述行预译码器接收到来自所述锁存器的符合信号，则所述行预译码器将从所述计数器输出的内部行地址的MSB设置为指定的数据。
6.一种具有以阵列形式排列的存储单元的半导体存储设备，其中在所述存储单元中，失效单元的刷新周期比正常存储单元的短，所述半导体存储设备包括第一刷新命令；紧接在第一刷新命令之后输出的第二刷新命令；根据用于进行所述存储单元刷新的所述刷新命令而产生的控制信号；计数器，用于根据所述控制信号来更新内部地址；刷新冗余ROM，具有以矩阵形式排列的多个开关和熔丝，以及判断电路，其中不熔断与紧接在具有较差刷新特性的单元的地址之前的内部行地址相对应的熔丝；锁存器，当所述判断电路检测到没有熔断与由所述计数器根据第一刷新命令产生的内部行地址相对应的熔丝时，锁存从所述判断电路输出的符合信号；以及行预译码器，其中当所述行预译码器接收到由所述计数器根据第二刷新命令产生的内部行地址时，如果所述行预译码器接收到来自所述锁存器的符合信号，则所述行预译码器将从所述计数器输出的内部行地址的MSB设置为指定的数据。
7.根据权利要求1的半导体存储设备，其中所述行预译码器将从所述计数器输出的所述内部行地址的两个最高位设置为指定的数据。
8.一种具有以阵列形式排列的存储单元的半导体存储设备，其中在所述存储单元中，失效单元的刷新周期比正常单元的短，所述半导体存储设备包括根据用于进行所述存储单元刷新的刷新命令而产生的控制信号；计数器，用于根据所述控制信号更新内部地址；用于译码行地址的译码器；以及行预译码器；其中所述译码器具有表示具有较差刷新特性的单元的熔丝ROM；AND电路，对来自所述熔丝ROM的信号和所述控制信号进行逻辑与；OR电路，对来自所述AND电路的信号和从所述计数器输出的内部行地址的MSB进行逻辑或；以及AND电路，对来自所述行预译码器的预译码信号和来自所述OR电路的信号进行逻辑与。
9.一种制造半导体存储设备的方法，包括以下步骤利用行冗余或列冗余修复失效的单元；以及通过增加所述失效单元的刷新次数使其大于正常单元的刷新次数，修复不能用第一修复步骤修复的剩余的失效单元。
全文摘要
一种半导体存储设备及其制造方法，在本发明中，首先，与现有技术相同，用行冗余或列冗余修复失效的单元，然后，对于不能利用行或列冗余修复的剩余的失效单元，通过增加刷新次数，使其大于正常单元的刷新次数，能够修复更多的失效单元。
文档编号G11C29/04GK1612265SQ200410090339
公开日2005年5月4日 申请日期2004年10月9日 优先权日2003年10月9日
发明者越川康二 申请人:尔必达存储器股份有限公司